Вычисляет обратное быстрое преобразование Фурье и генерирует оптимизированный код HDL
Системная панель инструментов DSP Поддержка HDL/Преобразования
Блок IFFT HDL Optimized предоставляет две архитектуры, реализующие алгоритм для приложений FPGA и ASIC. Можно выбрать архитектуру, которая оптимизирует пропускную способность или область.
Streaming Radix 2^2 - Используйте эту архитектуру для высокопроизводительных приложений. Эта архитектура поддерживает скалярные или векторные входные данные. С помощью векторного ввода можно достичь пропускной способности giga-sample-per-second (GSPS).
Burst Radix 2 - Используйте эту архитектуру для минимальной реализации ресурсов, особенно с большими размерами быстрого преобразования Фурье (FFT). Система должна быть в состоянии выдерживать пакетные данные и более высокую задержку. Эта архитектура поддерживает только скалярные входные данные.
IFFT HDL Optimized принимает реальные или сложные данные, обеспечивает аппаратные управляющие сигналы и дополнительные выходные сигналы управления кадрами.
Потоковая архитектура Radix 2 ^ 2 реализует архитектуру с низкой задержкой. Это экономит ресурсы по сравнению с потоковой реализацией Radix 2 за счет факторинга и группирования уравнения FFT. Архитектура имеет этапы log4 (N). Каждая ступень содержит две кнопки обратной связи с однопутевой задержкой (SDF) с контроллерами памяти. При использовании векторного ввода каждый этап работает на меньшем количестве входных выборок, поэтому некоторые этапы сводятся к простой бабочке, без SDF.
Первая ступень SDF - обычная бабочка. Второй каскад умножает выходы первого каскада на -j. Чтобы избежать аппаратного множителя, блок заменяет действительную и мнимую части входов и снова заменяет мнимые части результирующих выходов. Каждый этап округляет результат умножения множителя до длины входного слова. Сдвоенные коэффициенты имеют два целых бита, а остальные биты используются для дробных битов. Сдвоенные коэффициенты имеют такую же битовую ширину, как и входные данные WL. Множители twiddle имеют два целых бита и WL-2 дробные биты.
При включении масштабирования алгоритм делит результат каждого этапа бабочки на 2. Масштабирование на каждом этапе позволяет избежать переполнения, сохранить длину слова на уровне входных данных и получить общий масштабный коэффициент 1/N. Если масштабирование отключено, алгоритм избегает переполнения, увеличивая длину слова на 1 бит на каждом этапе. На диаграмме показаны бабочки и внутренние длины слов каждого этапа, не включая память.
Пакетная архитектура Radix 2 реализует FFT с использованием единого комплексного умножителя бабочек. Алгоритм не может запуститься, пока не сохранит весь входной кадр, и не сможет принять следующий кадр до завершения вычислений. Выходной порт готовности указывает, когда алгоритм готов к новым данным. На схеме показана архитектура пакета с конвейерными регистрами.
Алгоритм обрабатывает входные данные только в том случае, если входной допустимый порт равен 1. Выходные данные действительны, только если выходной допустимый порт равен 1.
Если дополнительный входной порт сброса равен 1, алгоритм останавливает текущее вычисление и сбрасывает все внутренние состояния. Алгоритм начинает новые вычисления, когда порт сброса равен 0, а входной допустимый порт запускает новый кадр.
Эта диаграмма показывает входные и выходные допустимые значения портов для смежных скалярных входных данных, потоковой архитектуры Radix 2 ^ 2, длины FFT 1024 и размера вектора 16.
На схеме также показаны необязательные значения начального и конечного портов, указывающие границы кадра. Если начальный порт включен, значение начального порта будет импульсным в течение одного цикла с первым допустимым выходом кадра. Если конечный порт включен, значение начального порта будет импульсным в течение одного цикла с последним допустимым выходом кадра.
При применении непрерывных входных кадров выходные данные также будут непрерывными после начальной задержки.
Входной допустимый порт может быть несмежным. Данные, сопровождаемые входным допустимым портом, обрабатываются по мере их поступления, и полученные данные сохраняются до тех пор, пока не будет заполнен кадр. Затем алгоритм возвращает непрерывные выходные выборки в кадре из N циклов (длины БПФ). Эта диаграмма показывает несмежный вход и смежный выход для длины БПФ 512 и размера вектора 16.
При использовании архитектуры пакета невозможно предоставить следующий кадр входных данных до тех пор, пока не будет доступно пространство памяти. Порт готовности указывает, когда алгоритм может принимать новые входные данные.
Задержка зависит от длины БПФ и размера входного вектора. После обновления модели значок блока отображает задержку. Отображаемая задержка - это количество циклов между первым действительным входом и первым действительным выходом, при условии, что вход является непрерывным. Чтобы получить эту задержку программным способом, см. раздел Автоматическое согласование задержки блока, оптимизированного для БПФ HDL.
При использовании пакетной архитектуры с непрерывным входом, если проект ожидает готовности к выходу 0 перед отменой действительности ввода на вход поступает один дополнительный цикл данных. Этот образец данных является первым образцом следующего кадра. Алгоритм может сохранить один образец при обработке текущего кадра. Благодаря этому опережению одной выборки наблюдаемая задержка более поздних кадров (от действительного входного до действительного выходного) на один цикл короче, чем сообщаемая задержка. Задержка измеряется от первого цикла, когда действительность ввода равна 1, до первого цикла, когда действительность вывода равна 1. Число циклов между, когда порт готовности равен 0, а выходной допустимый порт равен 1, всегда является задержкой - FFTLength.
