Фильтр конечной импульсной характеристики - оптимизирован для генерации кода HDL
Системная панель инструментов DSP Поддержка HDL/Фильтрация
Дискретный FIR-фильтр, оптимизированный для HDL, моделирует архитектуры фильтров с конечной импульсной характеристикой, оптимизированные для генерации кода HDL. Блок принимает одну входную выборку за раз и предоставляет опцию для программируемых коэффициентов. Он обеспечивает аппаратный интерфейс с входными и выходными управляющими сигналами. Для обеспечения точного моделирования генерируемого кода HDL блок моделирует архитектурную задержку, включая регистры конвейера и совместное использование ресурсов.
Блок имеет три структуры фильтров. Систолическая архитектура прямого вида обеспечивает полностью параллельную реализацию, которая обеспечивает эффективное использование блоков Intel ® и Xilinx ® DSP. Транспонированная архитектура прямой формы является полностью параллельной реализацией и подходит для приложений FPGA и ASIC. Частично последовательная систолическая архитектура обеспечивает конфигурируемую последовательную реализацию, которая обеспечивает эффективное использование блоков DSP FPGA. Для реализации фильтра, соответствующего множителям, регистрам конвейера и предварительным сумматорам конфигурации DSP поставщика FPGA, укажите целевое устройство при создании кода HDL.
Все три структуры оптимизируют аппаратные ресурсы путем совместного использования множителей для симметричных или антисимметричных фильтров. Параллельные реализации также удаляют множители для нулевых коэффициентов, таких как в полуполосных фильтрах и преобразованиях Гильберта.
Задержка между действительными входными данными и соответствующими действительными выходными данными зависит от структуры фильтра, опций сериализации, количества коэффициентов и того, обеспечивают ли значения коэффициентов возможности оптимизации. Подробные сведения о структуре и задержках см. в разделе Алгоритм.
Для фильтра FIR с многоканальными или основанными на кадрах входами вместо этого блока используйте блок дискретного фильтра FIR (Simulink).
Сбросить поведение
По умолчанию блок Discrete FIR Filter HDL Optimized соединяет сгенерированный глобальный сброс HDL только с регистрами путей управления. Два параметра сброса, Enable reset input port и Use HDL global reset, подключают сигнал сброса к регистрам тракта данных. Из-за дополнительной маршрутизации и нагрузки на сигнал сброса сброс регистров тракта данных может снизить производительность синтеза.
Параметр Enable reset input port включает порт сброса в блоке. Сигнал сброса реализует локальный синхронный сброс регистров тракта данных. Для оптимального использования ресурсов FPGA эта опция не подключает сигнал сброса к регистрам, предназначенным для блоков DSP FPGA.
Параметр Use HDL global reset соединяет сгенерированный сигнал глобального сброса HDL с регистрами путей передачи данных. Этот параметр не изменяет внешний вид блока и не изменяет поведение моделирования в Simulink. Сгенерированный глобальный сброс HDL может быть синхронным или асинхронным в зависимости от параметров «Генерация кода HDL» > «Глобальные настройки» > «Тип сброса» в модели «Параметры конфигурации». В зависимости от устройства использование глобального сброса может привести к перемещению регистров из блоков DSP и увеличению использования ресурсов.
При совместном выборе параметров Enable reset input port (Включить входной порт сброса) и Use HDL global reset parameters (Использовать глобальные параметры сброса HDL) сигналы глобального и локального сброса очищают регистры тракта управления и передачи данных.
Вопросы сброса для созданных испытательных стендов
Инициализация FPGA-in-the-loop обеспечивает глобальный сброс, но не обеспечивает автоматический локальный сброс. При использовании параметров сброса по умолчанию регистры путей данных, которые не сбрасываются, могут привести к несоответствиям FPGA-in-the-loop (FIL) при многократном запуске модели FIL без сброса платы. Выберите Use HDL global reset для автоматического сброса регистров тракта данных или Enable reset input port и установите локальный сброс в модели, чтобы сигнал сброса стал частью тестового стенда Simulink FIL.
Созданный стенд для тестирования HDL обеспечивает глобальный сброс, но не обеспечивает автоматический локальный сброс. При использовании параметров сброса по умолчанию и параметров конфигурации сброса регистра по умолчанию сгенерированный код HDL включает начальное значение моделирования для регистров путей данных. Однако, если вы обеспокоены X-propagation в вашем проекте, вы можете установить HDL Code Generation > Global Settings > Coding style > No-reset register initialization parameters in Configuration Parameters to Do not initialize. В этом случае, с параметрами сброса блока по умолчанию, регистры пути данных, которые не сбрасываются, могут вызвать X- распространение по пути данных в начале моделирования ЛПВП. Выберите Use HDL global reset для автоматического сброса регистров тракта данных или Enable reset input port и установите локальный сброс в модели, чтобы сигнал сброса стал частью генерируемого тестового стенда HDL.
Блок предоставляет несколько реализаций фильтра в зависимости от настроек параметров. При добавлении регистров конвейера в архитектуру при реализации фильтра учитываются аппаратные детали блоков DSP, специфичные для конкретного поставщика. Эти различия в местоположениях регистров трубопроводов помогают подобрать конструкцию фильтра к блокам DSP на FPGA.
Схемы архитектуры предполагают передаточную функцию, которая L коэффициенты (до применения оптимизации).
| Структура фильтра | Количество циклов (N) | Связь архитектуры и производительности |
|---|---|---|
Direct form systolic | Н/Д | Полностью параллельная систолическая архитектура |
Direct form transposed | Н/Д | Полностью параллельная транспонированная архитектура |
Partly serial systolic | N < L | Частично последовательная систолическая архитектура (1 < N < L) |
Partly serial systolic | N ≥ L | Полностью последовательная систолическая архитектура (N ≥ L) |
Если данные или коэффициенты сложны, но не оба, блок реализует один фильтр для вычисления реального выходного сигнала и второй фильтр для вычисления мнимой части.
Когда и данные, и коэффициенты сложны, блок реализует три фильтра параллельно. На диаграмме показана реализация фильтра для комплексных входных данных X = Xr + i × Xi и комплексных коэффициентов W = Wr + i × Wi.
Если для источника коэффициентов установлено значение Property, Wr + Wi и Wr-Wi предварительно вычисляются, поэтому эта реализация использует 3 блока DSP для каждого отвода фильтра, плюс входной сумматор и два выходных сумматора. Вход каждого умножителя отводов фильтра увеличивается на один бит.
Если для источника коэффициентов установлено значение Input portблок использует еще 2 сумматора для каждого отвода фильтра. Эти сумматоры вычисляют коэффициенты Wr + Wi и Wr-Wi.
Если для параметра Структура фильтра (Filter structure) задано значение Direct form systolicблок реализует полностью параллельную систолическую архитектуру с оптимизацией для симметрии или антисимметрии и нулевых коэффициентов. Задержка зависит от симметрии коэффициента и отображается на значке блока.
Когда симметричные пары коэффициентов имеют равные абсолютные значения, они совместно используют один блок DSP. Такое совместное использование пары позволяет реализовать использование предварительного сумматора в блоках Xilinx и Intel DSP. Верхняя половина диаграммы показывает симметричный фильтр без оптимизации парных коэффициентов. Нижняя половина диаграммы показывает архитектуру с использованием оптимизации парных коэффициентов.
Эта таблица показывает использование ресурсов после синтеза для HDL-кода, сгенерированного для симметричного 26-отводного FIR-фильтра с 16-битными входными и 16-битными коэффициентами. Синтез нацелен на Xilinx ZC-706 (XC7Z045ffg900-2) FPGA. Параметр Global HDL reset type имеет значение Synchronous и выбрана опция Minimize clock enables. Порт сброса не активирован, поэтому к сгенерированному глобальному сбросу HDL подключаются только регистры управляющих трактов.
| Ресурс | Использование |
|---|---|
| LUT | 36 |
| Срез Редж | 487 |
| Часть | 45 |
| DSP48 Xilinx LogiCORE | 13 |
После места и маршрута максимальная тактовая частота конструкции составляет 630 МГц.
Если для параметра Структура фильтра (Filter structure) задано значение Direct form transposedблок реализует полностью параллельную транспонированную архитектуру. Эта архитектура минимизирует множители путем совместного использования множителей для любых двух или более коэффициентов, которые имеют равные абсолютные значения. Он также удаляет множители для нулевых коэффициентов. Задержка блока составляет шесть циклов. Эта задержка не изменяется со значениями коэффициентов.
Верхняя половина диаграммы показывает теоретическую архитектуру для частично симметричного фильтра без оптимизации коэффициента равного абсолютного значения. Нижняя половина диаграммы показывает транспонированную архитектуру, реализованную этим блоком, с использованием оптимизации коэффициента равного значения. Если коэффициенты являются антисимметричными, то выходной сумматор становится вычитанием.
N < L)Если для параметра Структура фильтра (Filter structure) задано значение Partly serial systolicи вы выбираете коэффициент сериализации, N, такой, что N меньше числа коэффициентов, но больше единицы, блок реализует частично последовательную систолическую архитектуру. Последовательное внедрение использует M = ceil(L/N)M таблицы подстановки. Вычисления, выполняемые каждым блоком DSP, сериализуются. Входные образцы в блок должны быть не менее N циклы друг от друга. Задержка блока равна M + ceil( + L/M)5.
В этой таблице показано использование ресурсов после синтеза для кода HDL, созданного в примере реализации частично последовательного систолического фильтра FIR. Реализация предназначена для 32-отводного КИХ фильтра с 16-битовым входом, 16-битовыми коэффициентами и коэффициентом сериализации 8 циклов между действительными входными выборками. Синтез нацелен на Xilinx Virtex-6 (XC6VLX240T-1FF1156) FPGA. Параметр Global HDL reset type имеет значение Synchronous и выбрана опция Minimize clock enables.
| Ресурс | Использование |
|---|---|
| LUT | 192 |
| FFS | 606 |
| DSP48 Xilinx LogiCORE | 5 |
После места и маршрута максимальная тактовая частота конструкции составляет 376 МГц.
Если для параметра Структура фильтра (Filter structure) задано значение Partly serial systolicи вы выбираете такой коэффициент сериализации, что NLL коэффициенты. Входные образцы должны быть не менее N циклы друг от друга. Задержка блока равна L + 5.
