Децимационный фильтр с конечной импульсной характеристикой (FIR) - оптимизирован для генерации кода HDL
Системная панель инструментов DSP Поддержка HDL/Фильтрация
Блок FIR Decimation HDL Optimized реализует многофазный децимационный фильтр FIR, оптимизированный для генерации кода HDL. Блок обеспечивает аппаратный интерфейс с входными и выходными сигналами управления. Для обеспечения точного моделирования генерируемого кода HDL блок моделирует архитектурную задержку, включая регистры конвейера и совместное использование ресурсов.
Блок принимает скалярный или векторный ввод. При использовании векторного ввода коэффициент прореживания должен быть целым числом, кратным размеру вектора. Блок использует односкоростную реализацию. Выходной сигнал является скалярным, и действительный сигнал указывает, какие выборки являются действительными после прореживания. Форма сигнала показывает входной вектор из четырех выборок и коэффициент прореживания восемь. Выходная выборка действительна каждый второй цикл.
Блок имеет две структуры фильтров. Систолическая архитектура прямого вида обеспечивает полностью параллельную реализацию, которая обеспечивает эффективное использование блоков Intel ® и Xilinx ® DSP. Транспонированная архитектура прямой формы является полностью параллельной реализацией, которая подходит для приложений FPGA и ASIC. Для реализации фильтра, соответствующего множителям, регистрам конвейера и предварительным сумматорам конфигурации DSP поставщика FPGA, укажите целевое устройство при создании кода HDL.
Блок реализует по одному фильтру для каждой выборки во входном векторе. Затем блок совместно использует этот фильтр между многофазными субфильтрами путем перемежения коэффициентов субфильтра во времени.
Для фильтра децимации КИХ с размером входа, большим коэффициента децимации или реализации последовательного HDL (только скалярный ввод), вместо этого блока используйте блок децимации КИХ.
Сбросить поведение
По умолчанию блок FIR Decimation HDL Optimized соединяет сгенерированный глобальный сброс HDL только с регистрами путей управления. Два параметра сброса, Enable reset input port и Use HDL global reset, подключают сигнал сброса к регистрам тракта данных. Из-за дополнительной маршрутизации и нагрузки на сигнал сброса сброс регистров тракта данных может снизить производительность синтеза.
Параметр Enable reset input port включает порт сброса в блоке. Сигнал сброса реализует локальный синхронный сброс регистров тракта данных. Для оптимального использования ресурсов FPGA эта опция не подключает сигнал сброса к регистрам, предназначенным для блоков DSP FPGA.
Параметр Use HDL global reset соединяет сгенерированный сигнал глобального сброса HDL с регистрами путей передачи данных. Этот параметр не изменяет внешний вид блока и не изменяет поведение моделирования в Simulink. Сгенерированный глобальный сброс HDL может быть синхронным или асинхронным в зависимости от параметров «Генерация кода HDL» > «Глобальные настройки» > «Тип сброса» в модели «Параметры конфигурации». В зависимости от устройства использование глобального сброса может привести к перемещению регистров из блоков DSP и увеличению использования ресурсов.
При совместном выборе параметров Enable reset input port (Включить входной порт сброса) и Use HDL global reset parameters (Использовать глобальные параметры сброса HDL) сигналы глобального и локального сброса очищают регистры тракта управления и передачи данных.
Вопросы сброса для созданных испытательных стендов
Инициализация FPGA-in-the-loop обеспечивает глобальный сброс, но не обеспечивает автоматический локальный сброс. При использовании параметров сброса по умолчанию регистры путей данных, которые не сбрасываются, могут привести к несоответствиям FPGA-in-the-loop (FIL) при многократном запуске модели FIL без сброса платы. Выберите Use HDL global reset для автоматического сброса регистров тракта данных или Enable reset input port и установите локальный сброс в модели, чтобы сигнал сброса стал частью тестового стенда Simulink FIL.
Созданный стенд для тестирования HDL обеспечивает глобальный сброс, но не обеспечивает автоматический локальный сброс. При использовании параметров сброса по умолчанию и параметров конфигурации сброса регистра по умолчанию сгенерированный код HDL включает начальное значение моделирования для регистров путей данных. Однако, если вы обеспокоены X-propagation в вашем проекте, вы можете установить HDL Code Generation > Global Settings > Coding style > No-reset register initialization parameters in Configuration Parameters to Do not initialize. В этом случае, с параметрами сброса блока по умолчанию, регистры пути данных, которые не сбрасываются, могут вызвать X- распространение по пути данных в начале моделирования ЛПВП. Выберите Use HDL global reset для автоматического сброса регистров тракта данных или Enable reset input port и установите локальный сброс в модели, чтобы сигнал сброса стал частью генерируемого тестового стенда HDL.
Блок реализует набор многофазных фильтров, где коэффициенты фильтра разбиваются на субфильтры коэффициента прореживания. Если длина фильтра не делится на значение параметра Коэффициент прореживания, то блок отсчитывает коэффициенты от нуля.
На диаграмме показан набор многофазных фильтров со скалярным входом и параметром коэффициента прореживания, равным четырем. Четыре набора разложенных коэффициентов перемежаются во времени по одному субфильтру.
Следующая диаграмма показывает набор многофазных фильтров для входного вектора из четырех значений и параметра коэффициента прореживания, установленного равным восьми. Каждый из четырех субфильтров имеет два набора коэффициентов, чередующихся по времени.
Каждый субфильтр реализован с блоком, оптимизированным для дискретного КИХ-фильтра HDL. Сумматор на выходе конвейерирован для размещения более высоких частот синтеза. Дополнительные сведения об архитектуре см. в разделах «Полностью параллельная систолическая архитектура», «Полностью параллельная транспонированная архитектура» и «Комплексные множители» на справочной странице блока «Дискретный FIR-фильтр, оптимизированный для HDL».
Примечание
Выходной сигнал блока FIR Decimation HDL Optimized не соответствует выходному сигналу блока FIR Decimation sample-for-sample. Это различие обусловлено главным образом фазой, на которой образцы применяются к субфильтрам. Чтобы сопоставить блок децимации КИХ, примените коэффициент децимации - 1 ноль к блоку оптимизации децимации КИХ HDL в начале потока данных.
Блок децимации FIR также использует несколько другие типы данных для вычислений с полной точностью. Различные типы данных могут также вводить различия в выходных значениях, если значения переполняют внутренние типы данных.
