Битовый срез

Поле возврата последовательных битов от входного сигнала

Библиотека

Кодер HDL/логические и битовые операции

Описание

Блок Bit Slice возвращает поле последовательных битов из входного сигнала. Укажите нижнюю и верхнюю границы битового поля с помощью нулевых индексов в параметрах LSB Position и MSB Position.

Параметры

Положение MSB

Указывает позицию бита (на основе нуля) самого старшего бита (MSB) извлекаемого поля. Значение по умолчанию - 7.

Для размера входного слова WS, положение LSB и положение MSB должны удовлетворять следующим ограничениям:

WS > MSB Position >= LSB Position >= 0;

Длина слова вывода вычисляется как (MSB Position - LSB Position) + 1.

Положение LSB

Указывает позицию (на основе нуля) младшего разряда (LSB) извлекаемого поля. Значение по умолчанию - 0.

Порты

Блок имеет следующие порты:

Вход

Поддерживаемые типы данных: Fixed-point, integer (со знаком или без знака), Boolean
Максимальная ширина бита: 128

Продукция

Поддерживаемые типы данных: беззнаковое целое число с фиксированной точкой или беззнаковое целое число.

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

HDL Coder™ предоставляет дополнительные опции конфигурации, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет единую архитектуру HDL по умолчанию.

Свойства блока HDL

Общая информация
ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках проекта. Распределенная конвейерная обработка не перераспределяет эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе ConstrainedOutputPipeline.
InputPipeline	Количество входных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе InputPipeline.
OutputPipeline	Количество выходных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе OutputPipeline.

См. также

Блоки

Битовый конкат | Сокращение битов | Повернуть бит | Битовый сдвиг

Представлен в R2014a

Поддержка

Памятка переводчика

1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.

2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.

3. Сохраняйте структуру оригинального текста - например, не разбивайте одно предложение на два.

4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.

5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.

Документация

Битовый срез

Библиотека

Описание

Параметры

Порты

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Блоки

Документация по кодеру HDL

Поддержка

Документация

Битовый срез

Библиотека

Описание

Параметры

Порты

Расширенные возможности

Создание кода C/C + + Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Блоки

Документация по кодеру HDL

Поддержка

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.