Запуск процесса создания и развертывания кода HDL
hdlcoder.runWorkflow( запускает workflow-процесс создания и развертывания кода HDL с настройками конфигурации workflow-процесса по умолчанию.DUT)
hdlcoder.runWorkflow( запускает workflow-процесс создания и развертывания кода HDL в соответствии с указанной конфигурацией workflow-процесса, DUT,workflow_config)workflow_config.
Рекомендуется использовать помощник по рабочим процессам HDL для настройки рабочего процесса, а затем экспортировать сценарий рабочего процесса. Команды в сценарии рабочего процесса создают и настраивают объект конфигурации рабочего процесса, соответствующий параметрам помощника по рабочим процессам HDL. Сценарий включает в себя hdlcoder.runWorkflow команда. Дополнительные сведения см. в разделе Запуск рабочего процесса HDL со сценарием.
hdlcoder.runWorkflow( запускает workflow-процесс создания и развертывания кода HDL в соответствии с указанной конфигурацией workflow-процесса, DUT,workflow_config, Name,Value)workflow_config, с дополнительными опциями, указанными одним или несколькими Name,Value аргументы.
Рекомендуется использовать помощник по рабочим процессам HDL для настройки рабочего процесса, а затем экспортировать сценарий рабочего процесса. Команды в сценарии рабочего процесса создают и настраивают объект конфигурации рабочего процесса, соответствующий параметрам помощника по рабочим процессам HDL. Сценарий включает в себя hdlcoder.runWorkflow команда. Дополнительные сведения см. в разделе Запуск рабочего процесса HDL со сценарием.
В этом примере приведен общий сценарий рабочего процесса ASIC/FPGA, предназначенный для Virtex-7 устройства Xilinx. Он использует инструмент синтеза Xilinx Vivado. В примере создается код HDL для sfir_fixed модель и выполняет синтез и анализ FPGA.
Перед запуском рабочего процесса
Перед запуском рабочего процесса необходимо установить средство синтеза. Используйте hdlsetuptoolpath, чтобы указать путь к инструменту синтеза.
hdlsetuptoolpath('ToolName','Xilinx Vivado','ToolPath',... 'L:\Xilinx\Vivado\2016.2\bin\vivado.bat');
Prepending following Xilinx Vivado path(s) to the system path: L:\Xilinx\Vivado\2016.2\bin
Укажите модель для выполнения рабочего процесса
Чтобы запустить рабочий процесс HDL с настройками по умолчанию для подсистемы DUT, modelname/DUT, в командной строке введите:
open_system('sfir_fixed');
Параметры HDL модели
Установка параметров HDL модели
hdlset_param('sfir_fixed', 'SynthesisTool', 'Xilinx Vivado'); hdlset_param('sfir_fixed', 'SynthesisToolChipFamily', 'Virtex7'); hdlset_param('sfir_fixed', 'SynthesisToolDeviceName', 'xc7vx485t'); hdlset_param('sfir_fixed', 'SynthesisToolPackageName', 'ffg1761'); hdlset_param('sfir_fixed', 'SynthesisToolSpeedValue', '-2');
Параметры конфигурации рабочего процесса
Создание объекта конфигурации рабочего процесса с параметрами по умолчанию
Укажите путь к папке проекта. Этот шаг необязателен
hWC = hdlcoder.WorkflowConfig('SynthesisTool','Xilinx Vivado', ... 'TargetWorkflow','Generic ASIC/FPGA'); hWC.ProjectFolder = 'C:/Temp/hdl_prj';
Запустить рабочий процесс
hdlcoder.runWorkflow('sfir_fixed/symmetric_fir', hWC);
### Workflow begin.
### Loading settings from model.
### ++++++++++++++ Task Generate RTL Code and Testbench ++++++++++++++
### Generating HDL for 'sfir_fixed/symmetric_fir'.
### Starting HDL check.
### Begin VHDL Code Generation for 'sfir_fixed'.
### Working on sfir_fixed/symmetric_fir as C:\Temp\hdl_prj\hdlsrc\sfir_fixed\symmetric_fir.vhd.
### Creating HDL Code Generation Check Report file://C:\Temp\hdl_prj\hdlsrc\sfir_fixed\symmetric_fir_report.html
### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages.
### HDL code generation complete.
### ++++++++++++++ Task Create Project ++++++++++++++
### Generating Xilinx Vivado 2016.2 project: <a href="matlab:downstream.tool.openTargetTool('L:\Xilinx\Vivado\2016.2\bin\vivado symmetric_fir_vivado.xpr &','C:\Temp\hdl_prj\vivado_prj\symmetric_fir_vivado.xpr',1);">C:\Temp\hdl_prj\vivado_prj\symmetric_fir_vivado.xpr</a>
### Generated logfile: <a href="matlab:edit('C:\Temp\hdl_prj\hdlsrc\sfir_fixed\workflow_task_CreateProject.log')">C:\Temp\hdl_prj\hdlsrc\sfir_fixed\workflow_task_CreateProject.log</a>
### Task "Create Project" successful.
### ++++++++++++++ Task Run Synthesis ++++++++++++++
### Generated logfile: <a href="matlab:edit('C:\Temp\hdl_prj\hdlsrc\sfir_fixed\workflow_task_RunSynthesis.log')">C:\Temp\hdl_prj\hdlsrc\sfir_fixed\workflow_task_RunSynthesis.log</a>
### Task "Run Synthesis" successful.
### ++++++++++++++ Task Annotate Model with Synthesis Result ++++++++++++++
### Parsing the timing file...
### Matched Source = 'sfir_fixed/symmetric_fir/ud1_out1'
### Matched Destination = 'sfir_fixed/symmetric_fir/y_out'
### Highlighting CP 1 from 'sfir_fixed/symmetric_fir/ud1_out1' to 'sfir_fixed/symmetric_fir/y_out' ...
### Click <a href="matlab:hdlannotatepath('reset')">here</a> to reset highlighting.
### Workflow complete.
