Простая двухпортовая система ОЗУ

Простой двухпортовый блок ОЗУ на основе HDL. Системный объект RAM с возможностью предоставления начального значения

Библиотека:
Кодер HDL/RAM HDL

Описание

Блоки являются системными блоками MATLAB, которые используют hdl.RAM object™ системы. Тип ОЗУ можно указать как Dual port, Simple dual port, или Single port. С точки зрения моделирования, блок двухпортовой RAM-системы ведет себя аналогично двухпортовой RAM, однопортовая RAM-система ведет себя аналогично однопортовой RAM и так далее. Системные блоки MATLAB позволяют:

Укажите начальное значение для ОЗУ. В диалоговом окне «Параметры блока» введите значение параметра «Указать начальное значение ОЗУ».
Получение более быстрых результатов моделирования при использовании этих блоков в модели Simulink ®.
Создание параллельных банков ОЗУ при использовании векторных данных с помощью hdl.RAM Функциональные возможности системного объекта.
Получите более высокую производительность и поддержку больших модулей памяти данных.

Ограничения

Блок не поддерживает boolean входные данные. Отливка любого boolean типы для ufix1 для ввода в блок.
При построении битового потока FPGA для ОЗУ логика глобального сброса не сбрасывает содержимое ОЗУ. Чтобы сбросить ОЗУ, убедитесь, что используется логика сброса.
Адрес записи RAM может быть fixed-point (fi) или integer, должен быть неподписанным и должен быть между 2 и 31 длиной в биты.

Порты

Вход

развернуть все

`din` - Запись входных данных
`Scalar` (по умолчанию) | `Vector`

Данные, записываемые в запоминающее устройство ОЗУ wrEn является правдой. Это значение может быть double, single, integer, или fixed-point (fi) объект и может быть реальным или сложным.

`wr_addr` - Адрес записи
`Scalar` (по умолчанию) | `Vector`

Адрес ОЗУ, в который записываются данные. Это значение может быть либо fixed-point (fi) или integer, должен быть неподписанным и должен быть между 2 и 31 длиной в биты.

Зависимости

Чтобы включить этот порт, установите для параметра Specify the type of RAM значение Simple dual port или Dual port.

Типы данных: uint8 | uint16 | fixed point

`wr_en` - Включить запись
`Scalar` (по умолчанию) | `Vector`

Когда wrEn true, ОЗУ записывает данные в указанное место памяти. Если для параметра Укажите тип ОЗУ (Specify the type of RAM) задано значение Single port, ОЗУ считывает значение в ячейке памяти addr когда wrEn имеет значение false.

Типы данных: Boolean

`rd_addr` - Адрес для чтения
`Scalar` (по умолчанию) | `Vector`

Адрес, по которому считываются данные из ОЗУ. Это значение может быть либо fixed-point (fi) или integer, и должны быть реальными и неподписанными.

Зависимости

Чтобы включить этот порт, установите для параметра Specify the type of RAM значение Simple dual port или Dual port.

Типы данных: uint8 | uint16 | fixed point

Продукция

развернуть все

`rd_dout` - Считывание данных
`Scalar` (по умолчанию) | `Vector`

Старые выходные данные, считываемые ОЗУ из ячейки памяти rd_addr.

Зависимости

Чтобы включить этот порт, установите для параметра Specify the type of RAM значение Simple dual port или Dual port.

Параметры

развернуть все

`Specify the type of RAM` - тип ОЗУ
`Dual port` (по умолчанию) | `Simple dual port` | `Single port`

Тип ОЗУ, указанный как:

Single port - Создание однопортовой ОЗУ с включением записи данных, адреса и записи в качестве входных данных и считывания данных в качестве выходных данных.
Simple dual port - Создание простого двухпортового ОЗУ с данными записи, адресом записи, разрешением записи и адресом чтения в качестве входных данных и данными из адреса чтения в качестве выходных данных.
Dual port - Создание двухпортовой ОЗУ с данными записи, адресом записи, разрешением записи и адресом чтения в качестве входных данных и данными из адреса чтения и адреса записи в качестве выходных данных.

Генератор кода динамически настраивает входные и выходные порты блока на основе указанного типа ОЗУ.

`Specify the output data for a write operation` - Поведение вывода записи
`New data` (по умолчанию) | `Old data`

Поведение для вывода записи, указанное как:

'New data' - Отправка новых данных по адресу на выход.
Old data' - Отправка старых данных по адресу на выход.

`Specify the RAM initial value` - Начальный имитационный выход ОЗУ
`'0.0'` (по умолчанию) | `Scalar` | `Vector`

Начальный результат моделирования объекта System, указанный как:

Скалярное значение.
Вектор с сопоставлением «один к одному» между начальным значением и словами ОЗУ.

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

HDL Coder™ предоставляет дополнительные опции конфигурации, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Блок имеет MATLABSystem архитектура, которая указывает, что реализация блока использует hdl.RAM Системный объект.

Свойства блока HDL

Общая информация
ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках проекта. Распределенная конвейерная обработка не перераспределяет эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе ConstrainedOutputPipeline.
InputPipeline	Количество входных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе InputPipeline.
OutputPipeline	Количество выходных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе OutputPipeline.
RAMDirective	Укажите, следует ли сопоставлять блоки ОЗУ в конструкции с распределенными RAM, блоками RAM или памятью UltraRAM на целевом FPGA. Для сопоставления UltraRAM укажите начальное значение RAM, которое должно быть равно `0`. См. также RAMDirective.

Комплексная поддержка данных

Этот блок поддерживает генерацию кода для сложных сигналов.

См. также

Объекты

hdl.RAM

Блоки

Двухпортовая система ОЗУ | Однопортовая система ОЗУ

Темы

Представлен в R2017b

Документация

Простая двухпортовая система ОЗУ

Описание

Ограничения

Порты

Вход

`din` - Запись входных данных
`Scalar` (по умолчанию) | `Vector`

`wr_addr` - Адрес записи
`Scalar` (по умолчанию) | `Vector`

Зависимости

`wr_en` - Включить запись
`Scalar` (по умолчанию) | `Vector`

`rd_addr` - Адрес для чтения
`Scalar` (по умолчанию) | `Vector`

Зависимости

Продукция

`rd_dout` - Считывание данных
`Scalar` (по умолчанию) | `Vector`

Зависимости

Параметры

`Specify the type of RAM` - тип ОЗУ
`Dual port` (по умолчанию) | `Simple dual port` | `Single port`

`Specify the output data for a write operation` - Поведение вывода записи
`New data` (по умолчанию) | `Old data`

`Specify the RAM initial value` - Начальный имитационный выход ОЗУ
`'0.0'` (по умолчанию) | `Scalar` | `Vector`

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Объекты

Блоки

Темы

Документация по кодеру HDL

Поддержка

Документация

Простая двухпортовая система ОЗУ

Описание

Ограничения

Порты

Вход

din - Запись входных данных Scalar (по умолчанию) | Vector

wr_addr - Адрес записи Scalar (по умолчанию) | Vector

Зависимости

wr_en - Включить запись Scalar (по умолчанию) | Vector

rd_addr - Адрес для чтения Scalar (по умолчанию) | Vector

Зависимости

Продукция

rd_dout - Считывание данных Scalar (по умолчанию) | Vector

Зависимости

Параметры

Specify the type of RAM - тип ОЗУ Dual port (по умолчанию) | Simple dual port | Single port

Specify the output data for a write operation - Поведение вывода записи New data (по умолчанию) | Old data

Specify the RAM initial value - Начальный имитационный выход ОЗУ '0.0' (по умолчанию) | Scalar | Vector

Расширенные возможности

Создание кода C/C + + Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

См. также

Объекты

Блоки

Темы

Документация по кодеру HDL

Поддержка

`din` - Запись входных данных
`Scalar` (по умолчанию) | `Vector`

`wr_addr` - Адрес записи
`Scalar` (по умолчанию) | `Vector`

`wr_en` - Включить запись
`Scalar` (по умолчанию) | `Vector`

`rd_addr` - Адрес для чтения
`Scalar` (по умолчанию) | `Vector`

`rd_dout` - Считывание данных
`Scalar` (по умолчанию) | `Vector`

`Specify the type of RAM` - тип ОЗУ
`Dual port` (по умолчанию) | `Simple dual port` | `Single port`

`Specify the output data for a write operation` - Поведение вывода записи
`New data` (по умолчанию) | `Old data`

`Specify the RAM initial value` - Начальный имитационный выход ОЗУ
`'0.0'` (по умолчанию) | `Scalar` | `Vector`

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.