Документация

Verilog: The order of module port decalarations and instance port connections lists should be same as the order in the module port map.

Кодер HDL сохраняет порядок объявлений портов модулей и соединений портов экземпляров в том виде, в котором они отображаются в исходном файле Simulink ® DUT.

Никаких действий не требуется.

Verilog/VHDL: Define only one port or signal per line in I/O, reg, and wire declaration.

Кодер HDL соответствует этому правилу.

Никаких действий не требуется.

Verilog/VHDL: Multiple assignments should not be made in one line.

Созданный код HDL содержит несколько назначений в одной строке или строках длиной более N символов. В исходном проекте имеется имя или идентификатор, содержащий более N символов.

Сократите имена в дизайне, длина которых превышает N символов.

Можно также настроить N с помощью LineLength свойство объекта настройки стандарта кодирования HDL.

Кодер HDL складывает длинные линии в конструкции только до тех пор, пока синтаксис кода HDL не нарушен.

Verilog/VHDL: The maximum number of characters in one line should not be more than N.

Verilog: Generic should be used in conditional expression of if generate statement.

Кодер HDL не генерирует операторы if-generate, но может генерировать операторы for-generate в сгенерированном коде HDL.

Никаких действий не требуется.

Verilog: Define macros should be read using include files. Include files must be specified with more than 1 level higher relative path.

Кодер HDL не генерирует макросы в коде HDL.

Никаких действий не требуется.

Verilog: Text macros should not be nested, and constants should be defined using parameters only.

Кодер HDL не генерирует макросы в коде HDL.

Никаких действий не требуется.

Verilog/VHDL: Port/Generic connections in instantiations must be made by named association rather than position association.

HDL Coder сохраняет ассоциацию портов, чтобы она соответствовала этому правилу.

Никаких действий не требуется.

Verilog: Bit-width of the component port and its connected net must match.

Кодер HDL обеспечивает соответствие типа и ширины битов, чтобы соответствовать этому правилу.

Никаких действий не требуется.

VHDL: Do not use entity instantiation in the design.

Кодер HDL не использует экземпляр объекта в конструкции. Созданный код HDL является родовым и может использоваться повторно.

Никаких действий не требуется.

Verilog/VHDL: Non-integer type used in the declaration of a generic may be unsynthesizable.

Созданный код HDL содержит неинтегрированный тип данных.

При наличии в конструкции типов данных с плавающей запятой их можно сопоставить с собственными библиотеками с плавающей запятой HDL Coder, чтобы созданный код не использовал типы данных с плавающей запятой.

Можно также изменить конструкцию таким образом, чтобы она не использовала типы данных с плавающей запятой.

Эту проверку правил можно отключить с помощью NonIntegerTypes свойство объекта настройки стандарта кодирования HDL.

Verilog: Do not use defparam statements.

Кодер HDL соответствует этому правилу.

Никаких действий не требуется.

Verilog/VHDL: Internal clocks and aynschronous sets/resets must be controllable from external pins.

В сгенерированном коде HDL можно управлять часами с внешних контактов. Если у вас есть запускаемая подсистема и включите TriggerAsClock, то триггерный сигнал становится тактовым сигналом, которым можно управлять с внешних контактов.

Для сигналов сброса, моделируемых в Simulink, сгенерированный код VHDL может иметь порт загрузки, который является основным входом в сгенерированный код.

Чтобы избежать нарушения этого правила, отключите TriggerAsClock.

Verilog/VHDL: Do not connect the outputs of a black box to clock, reset, or tristate enable pins.

Кодер HDL соединяет пакет часов с объектом или blackbox и не изменяет его, поэтому сгенерированный код соответствует этому правилу.

Никаких действий не требуется.

Verilog/VHDL: A clock must not be connected to the D input of a flip-flop.

Кодер HDL не использует тактовый сигнал в качестве данных.

Никаких действий не требуется.

Verilog/VHDL: Do not mix clock and reset lines.

Кодер HDL соединяет пакет часов с объектом или blackbox и не изменяет его, поэтому сгенерированный код соответствует этому правилу.

Никаких действий не требуется.