В этом примере показано, как использовать блок управления состоянием для генерации аппаратного кода HDL с использованием кодера HDL.
Блок управления состоянием - это блок, который изменяет поведение симуляции Simulink для содержащей его подсистемы и всех подсистем, вложенных под ней. Его цель состоит в более тщательном моделировании синхронного поведения тактируемых цифровых аппаратных средств, особенно в отношении блоков, которые имеют состояние и используют явные сигналы включения и сброса.
Когда блок управления состоянием помещен в подсистему и для его параметра установлено значение «Synchronous», генерируемый код HDL будет более удобным для аппаратного обеспечения. Когда подсистема находится в синхронном режиме, она помечается графическим символом «S» в левом нижнем углу. Блок управления состоянием с параметром «Classic» ведет себя так же, как и при отсутствии блока управления состоянием в подсистеме.
Разница в поведении моделирования между двумя режимами невелика, но важна для создания эффективного кода ЛПВП. Различия фокусируются вокруг поведения моделирования, включающего явный сброс и включение сигналов. Например, в синхронном режиме вход явного сброса блока имеет приоритет над входным сигналом разрешения блока.
Код ЛПВП, генерируемый кодером ЛПВП, моделируется идентично модели, из которой он генерируется. В режиме Classic State Control сгенерированный код для определенных конструкций реализует субоптимальное аппаратное обеспечение в соответствии с этим требованием. Например, блок задержки с явно включенным входом будет генерировать байпасный регистр, состоящий из регистра и мультиплексора, в дополнение к моделируемому регистру, для захвата поведения режима Simulink Classic.
Осмотрите содержимое Enabled_Delay.vhd на наличие сигналов дополнительного регистра и байпасного регистра.
load_system('hdlcoder_statecontrol_model'); open_system('hdlcoder_statecontrol_model'); set_param('hdlcoder_statecontrol_model', 'SimulationCommand', 'update'); makehdl('hdlcoder_statecontrol_model/MAC FIR Block', 'TargetDirectory', 'hdlsrc_classic');
### Generating HDL for 'hdlcoder_statecontrol_model/MAC FIR Block'.
### Using the config set for model <a href="matlab:configset.showParameterGroup('hdlcoder_statecontrol_model', { 'HDL Code Generation' } )">hdlcoder_statecontrol_model</a> for HDL code generation parameters.
### Running HDL checks on the model 'hdlcoder_statecontrol_model'.
### Begin compilation of the model 'hdlcoder_statecontrol_model'...
### Applying HDL optimizations on the model 'hdlcoder_statecontrol_model'...
### Begin model generation.
### Model generation complete.
### Begin VHDL Code Generation for 'hdlcoder_statecontrol_model'.
### Working on hdlcoder_statecontrol_model/MAC FIR Block/Coeff ROM as hdlsrc_classic/hdlcoder_statecontrol_model/Coeff_ROM.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block/Enabled_Delay as hdlsrc_classic/hdlcoder_statecontrol_model/Enabled_Delay.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block/RAM delay line/circular buffer logic as hdlsrc_classic/hdlcoder_statecontrol_model/circular_buffer_logic.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block/RAM delay line/SimpleDualPortRAM_generic as hdlsrc_classic/hdlcoder_statecontrol_model/SimpleDualPortRAM_generic.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block/RAM delay line as hdlsrc_classic/hdlcoder_statecontrol_model/RAM_delay_line.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block as hdlsrc_classic/hdlcoder_statecontrol_model/MAC_FIR_Block.vhd.
### Generating package file hdlsrc_classic/hdlcoder_statecontrol_model/MAC_FIR_Block_pkg.vhd.
### Code Generation for 'hdlcoder_statecontrol_model' completed.
### Creating HDL Code Generation Check Report file:///tmp/BR2021ad_1584584_202060/publish_examples4/tp687696c7/hdlsrc_classic/hdlcoder_statecontrol_model/MAC_FIR_Block_report.html
### HDL check for 'hdlcoder_statecontrol_model' complete with 0 errors, 0 warnings, and 0 messages.
### HDL code generation complete.
type hdlsrc_classic/hdlcoder_statecontrol_model/Enabled_Delay.vhd
-- -------------------------------------------------------------
--
-- File Name: hdlsrc_classic/hdlcoder_statecontrol_model/Enabled_Delay.vhd
-- Created: 2021-01-27 13:56:54
--
-- Generated by MATLAB 9.10 and HDL Coder 3.18
--
-- -------------------------------------------------------------
-- -------------------------------------------------------------
--
-- Module: Enabled_Delay
-- Source Path: hdlcoder_statecontrol_model/MAC FIR Block/Enabled_Delay
-- Hierarchy Level: 1
--
-- -------------------------------------------------------------
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE IEEE.numeric_std.ALL;
ENTITY Enabled_Delay IS
PORT( clk : IN std_logic;
reset : IN std_logic;
enb : IN std_logic;
din_re : IN std_logic_vector(33 DOWNTO 0); -- sfix34_En31
din_im : IN std_logic_vector(33 DOWNTO 0); -- sfix34_En31
LocalEnable : IN std_logic;
Out1_re : OUT std_logic_vector(33 DOWNTO 0); -- sfix34_En31
Out1_im : OUT std_logic_vector(33 DOWNTO 0) -- sfix34_En31
);
END Enabled_Delay;
ARCHITECTURE rtl OF Enabled_Delay IS
-- Signals
SIGNAL din_re_signed : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL din_im_signed : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL Enabled_Delay_bypass_delay_re : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL Enabled_Delay_bypass_delay_im : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL Enabled_Delay_reg_re : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL Enabled_Delay_reg_im : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL dout_re : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL dout_im : signed(33 DOWNTO 0); -- sfix34_En31
BEGIN
din_re_signed <= signed(din_re);
din_im_signed <= signed(din_im);
Enabled_Delay_1_process : PROCESS (clk, reset)
BEGIN
IF reset = '1' THEN
Enabled_Delay_bypass_delay_re <= to_signed(0, 34);
Enabled_Delay_bypass_delay_im <= to_signed(0, 34);
Enabled_Delay_reg_re <= to_signed(0, 34);
Enabled_Delay_reg_im <= to_signed(0, 34);
ELSIF clk'EVENT AND clk = '1' THEN
IF enb = '1' AND LocalEnable = '1' THEN
Enabled_Delay_bypass_delay_im <= Enabled_Delay_reg_im;
Enabled_Delay_reg_im <= din_im_signed;
Enabled_Delay_bypass_delay_re <= Enabled_Delay_reg_re;
Enabled_Delay_reg_re <= din_re_signed;
END IF;
END IF;
END PROCESS Enabled_Delay_1_process;
dout_re <= Enabled_Delay_reg_re WHEN LocalEnable = '1' ELSE
Enabled_Delay_bypass_delay_re;
dout_im <= Enabled_Delay_reg_im WHEN LocalEnable = '1' ELSE
Enabled_Delay_bypass_delay_im;
Out1_re <= std_logic_vector(dout_re);
Out1_im <= std_logic_vector(dout_im);
END rtl;
Блок задержки с явным включением в режиме управления синхронным состоянием генерирует код HDL, который создает более эффективное оборудование. Реализация не содержит регистра обхода.
Проверьте Enabled_Delay_Sync.vhd и обратите внимание на улучшение генерируемого кода по сравнению с выводом в классическом режиме.
makehdl('hdlcoder_statecontrol_model/MAC FIR Block Sync', 'TargetDirectory', 'hdlsrc_sync');
### Generating HDL for 'hdlcoder_statecontrol_model/MAC FIR Block Sync'.
### Using the config set for model <a href="matlab:configset.showParameterGroup('hdlcoder_statecontrol_model', { 'HDL Code Generation' } )">hdlcoder_statecontrol_model</a> for HDL code generation parameters.
### Running HDL checks on the model 'hdlcoder_statecontrol_model'.
### Begin compilation of the model 'hdlcoder_statecontrol_model'...
### Applying HDL optimizations on the model 'hdlcoder_statecontrol_model'...
### Begin model generation.
### Model generation complete.
### Begin VHDL Code Generation for 'hdlcoder_statecontrol_model'.
### Working on hdlcoder_statecontrol_model/MAC FIR Block Sync/Coeff ROM as hdlsrc_sync/hdlcoder_statecontrol_model/Coeff_ROM.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block Sync/Enabled Delay Sync as hdlsrc_sync/hdlcoder_statecontrol_model/Enabled_Delay_Sync.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block Sync/RAM delay line/circular buffer logic as hdlsrc_sync/hdlcoder_statecontrol_model/circular_buffer_logic.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block Sync/RAM delay line/SimpleDualPortRAM_generic as hdlsrc_sync/hdlcoder_statecontrol_model/SimpleDualPortRAM_generic.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block Sync/RAM delay line as hdlsrc_sync/hdlcoder_statecontrol_model/RAM_delay_line.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block Sync as hdlsrc_sync/hdlcoder_statecontrol_model/MAC_FIR_Block_Sync.vhd.
### Generating package file hdlsrc_sync/hdlcoder_statecontrol_model/MAC_FIR_Block_Sync_pkg.vhd.
### Code Generation for 'hdlcoder_statecontrol_model' completed.
### Creating HDL Code Generation Check Report file:///tmp/BR2021ad_1584584_202060/publish_examples4/tp687696c7/hdlsrc_sync/hdlcoder_statecontrol_model/MAC_FIR_Block_Sync_report.html
### HDL check for 'hdlcoder_statecontrol_model' complete with 0 errors, 0 warnings, and 0 messages.
### HDL code generation complete.
type hdlsrc_sync/hdlcoder_statecontrol_model/Enabled_Delay_Sync.vhd
-- -------------------------------------------------------------
--
-- File Name: hdlsrc_sync/hdlcoder_statecontrol_model/Enabled_Delay_Sync.vhd
-- Created: 2021-01-27 13:57:04
--
-- Generated by MATLAB 9.10 and HDL Coder 3.18
--
-- -------------------------------------------------------------
-- -------------------------------------------------------------
--
-- Module: Enabled_Delay_Sync
-- Source Path: hdlcoder_statecontrol_model/MAC FIR Block Sync/Enabled Delay Sync
-- Hierarchy Level: 1
--
-- -------------------------------------------------------------
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE IEEE.numeric_std.ALL;
ENTITY Enabled_Delay_Sync IS
PORT( clk : IN std_logic;
reset : IN std_logic;
enb : IN std_logic;
din_re : IN std_logic_vector(33 DOWNTO 0); -- sfix34_En31
din_im : IN std_logic_vector(33 DOWNTO 0); -- sfix34_En31
LocalEnable : IN std_logic;
Out1_re : OUT std_logic_vector(33 DOWNTO 0); -- sfix34_En31
Out1_im : OUT std_logic_vector(33 DOWNTO 0) -- sfix34_En31
);
END Enabled_Delay_Sync;
ARCHITECTURE rtl OF Enabled_Delay_Sync IS
-- Signals
SIGNAL din_re_signed : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL din_im_signed : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL dout_re : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL dout_im : signed(33 DOWNTO 0); -- sfix34_En31
BEGIN
din_re_signed <= signed(din_re);
din_im_signed <= signed(din_im);
Enabled_Delay_process : PROCESS (clk, reset)
BEGIN
IF reset = '1' THEN
dout_re <= to_signed(0, 34);
dout_im <= to_signed(0, 34);
ELSIF clk'EVENT AND clk = '1' THEN
IF enb = '1' AND LocalEnable = '1' THEN
dout_re <= din_re_signed;
dout_im <= din_im_signed;
END IF;
END IF;
END PROCESS Enabled_Delay_process;
Out1_re <= std_logic_vector(dout_re);
Out1_im <= std_logic_vector(dout_im);
END rtl;
Если модель имеет подсистему Enabled в синхронном режиме, код, созданный для нее, также будет улучшен. Подсистема с включенным синхронным режимом больше не будет генерировать байпасные регистры на выходах подсистемы. Кроме того, любые регистры в подсистеме Enabled, которые имеют явные входы включения, также покажут те же улучшения, что и описанные выше.
Функциональные блоки MATLAB требуют более точной конфигурации для использования в синхронном режиме. Если блок содержит прямой комбинаторный путь от входа блока к выходу, в блоке должна быть включена дополнительная настройка.
Выбор меню Править данные (Edit data) на панели инструментов MATLAB открывает функциональный блок MATLAB Ports and Data Manager. Каждый блок, содержащий комбинаторный выходной тракт, должен быть помечен как разрешающий прямой проход.
Эта настройка позволяет генерировать код в синхронном режиме из блока MATLAB Function, когда этот блок имеет в коде как комбинаторные, так и последовательные пути.
open_system('hdlcoder_statecontrol_model/MAC FIR Block Sync/RAM delay line') open_system('hdlcoder_statecontrol_model/MAC FIR Block Sync/RAM delay line/circular buffer logic')
Подробнее о блоке государственного контроля см. документацию по блоку.