Генерация кода HDL ускоряет разработку конструкций прикладных интегральных схем (ASIC) и полевых программируемых вентильных матриц (FPGA), преодолевая разрыв между проектированием на уровне системы и разработкой аппаратных средств.
Традиционно разработчики систем и оборудования используют языки описания оборудования (HDL), такие как VHDL и Verilog, для разработки конструкций аппаратных фильтров. ЛПВП обеспечивают проверенный метод проектирования аппаратных средств, но кодирование конструкций фильтров требует больших затрат труда. Кроме того, алгоритмы и конструкции системного уровня, созданные с использованием HDL, трудно анализировать, исследовать и совместно использовать.
Рабочий процесс Filter Design HDL Coder™ автоматизирует внедрение проектов в HDL. Во-первых, используя функции DSP System Toolbox™ (приложения, фильтры системных объектов), архитектор или конструктор разрабатывает алгоритм фильтра, предназначенный для оборудования. Затем с помощью диалогового окна Генерировать ЛПВП (Generate HDL) (fdhdltoolили инструмент командной строки (generatehdl) кодера HDL конструкции фильтра, конструктор конфигурирует опции генерации кода и генерирует реализацию проекта VHDL или Verilog. Конструкторы могут легко изменять эти проекты и обмениваться ими между группами в форматах HDL или MATLAB ®.
Сгенерированный код HDL соответствует чистому, читаемому стилю кодирования. Дополнительный созданный стенд тестирования HDL подтверждает, что созданный код ведет себя так, как ожидалось, и может ускорить внедрение стенда тестирования на уровне системы. Конструкторы также могут использовать программное обеспечение Filter Design HDL Coder для автоматической генерации тестовых сигналов и проверки моделей на соответствие стандартным эталонным проектам.
Этот рабочий процесс позволяет конструкторам отлаживать алгоритмы и модели с помощью быстрого создания прототипов и экспериментов, при этом тратя меньше времени на внедрение ЛПВП.
fdhdltool | filterBuilder | filterDesigner | generatehdl