Exponenta Banner
exponenta event banner

writeva

Write Verilog - описание rational объект

свернуть все на странице

    Синтаксис

    status = writeva (h, имя файла, входы, выходы, дисциплина, printformat, filestoinclude)

    Описание

    пример

    status = writeva(h,filename,innets,outnets,discipline,printformat,filestoinclude) записывает модуль Verilog-A, описывающий объект рациональной функции, h в файл, указанный с помощью filename аргумент.

    Функция, writeva реализует объект в Verilog-A с помощью фильтров S-домена преобразования Лапласа и возвращает status из True, если операция записи выполнена успешно, и False, если операция записи не выполнена.

    Примеры

    свернуть все

    Открыть сценарий в реальном времени

    Создайте S-параметры из указанного файла.

    S = sparameters('passive.s2p');

    Выполните рациональную подгонку S-параметров.

    h = rational(S);

    Write Verilog - описание rational объект.

    status = writeva(h,'samplepassive2', ...
    'line_in', 'line_out', 'electrical', '%12.10e', 'disciplines.vams')
    status = logical
   1

    Входные аргументы

    свернуть все

    Объект рациональной функции, указанный как rational объект.

    Verilog - имя файла, в который нужно записать модуль, указанное как вектор символа или скаляр строки.

    filename может быть указан с именем пути и расширением или без них. Внутренний номер по умолчанию, .va, добавляется автоматически, если filename не заканчивается этим расширением. Имя модуля, используемое в файле, является частью filename аргумент, который остается при удалении имени пути и расширения.

    Имя каждой из входных цепей модуля, указанное как вектор символа или скаляр строки.

    Имя каждой из выходных цепей модуля, указанное как вектор символа или скаляр строки.

    Точность следующих параметров модуля Verilog-A с использованием спецификаций преобразования языка C, заданных как вектор символов или скаляр строки. Спецификации преобразования языка C включают в себя:

    • Числительные и знаменательные коэффициенты фильтра Верилога-А.

    • Значение задержки модуля и постоянное смещение (или прямой проход), которые берутся непосредственно из объекта рациональной функции.

    Дополнительные сведения об указании printformat, см. спецификацию формата для fprintf.

    Предопределенный Верилог (Defined Verilog) - дисциплина цепей, заданная как вектор символа или скаляр строки. discipline определяет атрибуты и характеристики, связанные с сетями.

    Список заголовочных файлов, включаемых в модуль с помощью Verilog-A 'include' операторы, указанные как вектор символов или строковый скаляр.

    Примечание

    write функция принимает только один rationalfit объект. Он не работает с массивом/матрицей rationalfit объекты,

    Выходные аргументы

    свернуть все

    Состояние операции записи, возвращаемое как логический вектор. Аргумент, status прибыль True, если операция записи Verilog-A выполнена успешно, и False если операция записи Verilog-A не выполнена.

    См. также

    | | | |

    Темы

    Представлен до R2006a

    Документация инструментария RF

    Поддержка