Создайте интерфейс черного ящика. Сгенерированный код HDL включает только определения портов ввода/вывода для подсистемы. Поэтому можно использовать подсистему в модели для создания интерфейса с существующим, написанным вручную кодом HDL.

Генерация интерфейса черного ящика для подсистем аналогична генерации интерфейса блока модели без тактовых сигналов.

No HDL

Удалите подсистему из сгенерированного кода. При моделировании можно использовать подсистему, однако в коде HDL ее можно рассматривать как «no-op».

Автоматическая вставка трубопровода на основе инструмента синтеза, целевой частоты и длины слова множителя. Значение по умолчанию: inherit. См. также раздел Pipelining (кодер HDL).

Обнаруживает введение новых задержек по одному пути и вставляет совпадающие задержки по другим путям. Значение по умолчанию: inherit. См. Также «Задержки» (кодер HDL).

Вставка регистров конвейера с более высокой тактовой частотой вместо более низкой скорости передачи данных. Значение по умолчанию: inherit. См. также ClockRatePipelining (кодер HDL).

Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках проекта. Распределенная конвейерная обработка не перераспределяет эти регистры. Значение по умолчанию: 0. Дополнительные сведения см. в разделе ConstrainedOutputPipeline (кодер HDL).

Распределение регистров трубопроводов или ресинхронизация регистров. Значение по умолчанию: off. См. также раздел Pipelining (кодер HDL).

Атрибуты синтеза для отображения множителя. Значение по умолчанию: none. См. также DSPStyle (кодер HDL).

Удалите иерархию подсистемы из сгенерированного кода HDL. Значение по умолчанию: inherit. См. также FlattenHierarchy (кодер HDL).

Количество входных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: 0. Дополнительные сведения см. в разделе InputPipeline (кодер HDL).

Количество выходных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: 0. Дополнительные сведения см. в разделе Выходной конвейер (кодер HDL).

Количество функционально эквивалентных ресурсов для сопоставления с одним общим ресурсом. Значение по умолчанию - 0. См. также раздел Совместное использование ресурсов (кодер HDL).

Количество параллельных путей данных, или векторов, которые мультиплексируются по времени для преобразования в последовательные скалярные пути данных. По умолчанию используется значение 0, которое реализует полностью параллельные пути данных. См. также Потоковая передача (кодер HDL).

Дополнительные целевые интерфейсы, указанные как символьный вектор.

Чтобы сохранить это свойство блока в модели, в задаче Set Target Interface рабочего процесса создания IP Core, соответствующей портам DUT, которые требуется добавить, выберите Добавить еще.... Затем можно добавить дополнительные интерфейсы в диалоговом окне Добавить новые целевые интерфейсы (Add New Target Interfaces). Укажите тип интерфейса, количество дополнительных интерфейсов и уникальное имя для каждого дополнительного интерфейса.

Значения: '' (по умолчанию) | массив ячеек символьных векторов

Пример: '{{'AXI4-Stream','InterfaceID','AXI4-Stream1'}}'

Режим синхронизации процессора/FPGA, заданный как символьный вектор.

Чтобы сохранить это свойство блока в модели, укажите синхронизацию процессора/FPGA в задаче Set Target Interface рабочего процесса создания IP Core.

Значения: Free running (по умолчанию) | Coprocessing - blocking

Пример: 'Free running'

Чтобы сохранить это свойство блока в модели, укажите сопоставление портов тестовых точек с интерфейсами целевой платформы в задаче Set Target Interface рабочего процесса создания IP Core.

Значения: '' (по умолчанию) | массив ячеек символьных векторов

Пример: '{{'TestPoint','AXI4-Lite','x"108"'}}'

Чтобы сохранить это свойство блока в модели, укажите сопоставление настраиваемых портов параметров с интерфейсами целевой платформы в задаче Set Target Interface рабочего процесса создания IP-ядра.

Значения: '' (по умолчанию) | массив ячеек символьных векторов

Пример: '{{'myParam','AXI4-Lite','x"108"'}}'

Чтобы сохранить это свойство блока в модели, укажите, нужно ли включить чтение AXI4 ведомых регистрах записи в задаче «Генерировать код RTL и IP-ядро» рабочего процесса создания IP-ядра. Чтобы узнать больше, посмотрите Образцовый Дизайн для Поколения Интерфейса Рабов AXI4 (Кодер HDL).

Значения: 'off' (по умолчанию) | 'on'

Чтобы спасти эту собственность блока на модели, определите количество Основных интерфейсов AXI, с которыми Вы хотите соединить IP ядро DUT при помощи Рабской Ширины удостоверения личности AXI4, начинающейся Генерирование Кода RTL и IP Основной задачи IP Основного технологического процесса Поколения. Дополнительные сведения см. в разделе Определение нескольких главных интерфейсов AXI в эталонных конструкциях для доступа к подчиненному интерфейсу DUT AXI4 (кодер HDL).

Значения: 'off' (по умолчанию) | 'on'

Чтобы спасти эту собственность блока на модели, определите количество ведомых портов AXI4, для которых Вы хотите, чтобы регистр трубопровода был вставлен при помощи Ведомого порта AXI4 в отношение регистра трубопровода, начинающееся Генерирование Кода RTL и IP Основной задачи IP Основного технологического процесса Поколения. Чтобы узнать больше, посмотрите Образцовый Дизайн для Поколения Интерфейса Рабов AXI4 (Кодер HDL).

Значения: 'off' (по умолчанию) | 'on'

Чтобы сохранить это свойство блока в модели, укажите, нужно ли отключить генерацию подчиненных интерфейсов AXI4 по умолчанию в задаче «Генерировать код RTL и ядро IP» рабочего процесса создания ядра IP.

Значения: 'on' (по умолчанию) | 'off'

Файлы Verilog ® или ^VHDL ® для черных ящиков в вашем дизайне. Укажите полный путь к каждому файлу и разделите имена файлов точкой с запятой (;).

Это свойство можно задать в помощнике по рабочим процессам HDL в поле Дополнительные исходные файлы.

Значения: '' (по умолчанию) | символьный вектор

Пример: 'C:\myprojfiles\led_blinking_file1.vhd;C:\myprojfiles\led_blinking_file2.vhd;'

Имя ядра IP, указанное как символьный вектор.

Это свойство можно задать в помощнике по рабочим процессам HDL в поле имени ядра IP. Если для этого свойства задано значение по умолчанию, помощник по рабочим процессам HDL создает имя ядра IP на основе имени DUT.

Значения: '' (по умолчанию) | символьный вектор

Пример: 'my_model_name'

Номер версии ядра IP, указанный как символьный вектор.

Это свойство можно задать в помощнике по рабочим процессам HDL в поле версии ядра IP. Если для этого свойства задано значение по умолчанию, помощник по рабочим процессам HDL устанавливает версию ядра IP.

Значения: '' (по умолчанию) | символьный вектор

Пример: '1.3'

Размер буфера захвата данных FPGA, указанный как символьный вектор. Функция FPGA Data Capture используется для наблюдения за сигналами в конструкции при работе на FPGA.

Размер буфера использует значения 128 * 2 ^ n, где n - целое число. По умолчанию размер буфера равен 128 (n = 0). Максимальное значение n равно 13, что означает, что максимальное значение размера буфера равно 1048576 (= 128 * 2 ^ 13).

Значения: '' (по умолчанию) | символьный вектор

Пример: '1.3'