Обнаружение ошибок переполнения целых чисел в модели с помощью анализа обнаружения ошибок конструкции. Simulink ® Design Verifier™ определяет конструкции модели, которые могут привести к переполнению целых чисел, а затем либо доказывает, что переполнение целых чисел не может произойти во время моделирования, либо создает тестовые примеры, демонстрирующие ошибку переполнения целых чисел.

Поиск нарушения свойств с помощью анализа проверки свойств Simulink ® Design Verifier™. Требования безопасности моделируются в качестве свойств, а затем проверяется соответствие конструкторской модели требованиям.

Создание тестовых примеров, обеспечивающих полный охват модели. По умолчанию Simulink Design Verifier генерирует тестовые примеры, удовлетворяющие поставленным целям в наименьшем количестве шагов. Одна из целей теста заставляет дискретный интегратор в PI-контроллере превышать свой верхний предел. При запуске Simulink Design Verifier без ограничений предел превышается за один шаг, что приводит к увеличению скорости до 500. Ограничение скорости ограничивает значения в тестовых случаях от 0 до 100. Это вынуждает тестовые случаи брать несколько выборок, чтобы превысить предел интегратора.