Создатель шины SoC

Преобразование управляющих сигналов в шину

Библиотека:
Подключение к блокам SoC/аппаратной логике

Описание

Блок SoC Bus Creator объединяет набор сигналов в шину. Блок принимает управляющие сигналы и выводит шину.

Этот блок можно настроить для поддержки нескольких типов интерфейсов протокола. Конфигурации параметров и портов для этого блока зависят от требуемого типа интерфейса протокола и режима работы, как описано в этой таблице.

Тип интерфейса протокола	Режим работы	Конфигурирование параметров	Включенные порты ввода
Поток данных	Считывание потока данных	Установить протокол управления в значение `Data stream` и тип элемента управления для `Ready`.	готов
	Запись потока данных	Установить протокол управления в значение `Data stream` и тип элемента управления для `Valid`.	действительный
	Запись потока данных		tlast
Пиксельный поток	Чтение видеопотока	Установить протокол управления в значение `Pixel stream` и тип элемента управления для `Ready`.	готов
	Запись видеопотока	Установить протокол управления в значение `Pixel stream` и тип элемента управления для `Valid`.	hStart
			hEnd
			vStart
			продать
			действительный
	Считывание видеопотока с синхронизацией кадров	Установить протокол управления в значение `Pixel stream` и тип элемента управления для `Ready frame with sync`.	готов
	Считывание видеопотока с синхронизацией кадров		fsync
Чтение с произвольным доступом	Считывание данных	Установить протокол управления в значение `Random access read` и тип элемента управления для `Ready`.	rd_addr
			rd_len
			rd_avalid
			rd_dready
Запись с произвольным доступом	Запись данных	Установить протокол управления в значение `Random access write` и тип элемента управления для `Valid`.	wr_addr
			wr_len
			wr_valid

Порты

Вход

развернуть все

`valid` - Действительный управляющий сигнал
логический скаляр

Допустимый управляющий сигнал, указанный как скаляр. Этот порт можно использовать только для протоколов потока данных и потока пикселей.

Зависимости

Чтобы включить этот порт, установите для параметра Control protocol значение Data stream или Pixel stream и параметр Control type to Valid.

Типы данных: Boolean

`tlast` - Индикация конца пакета данных
логический скаляр

Указание конца пакета данных, заданного как логический скаляр.

Зависимости

Чтобы включить этот порт, установите для параметра Control protocol значение Data stream и параметр Control type to Valid.

Типы данных: Boolean

`ready` - Сигнал готовности управления
логический скаляр

Готовый управляющий сигнал, заданный как логический скаляр. Этот порт доступен для Data stream и Pixel stream протоколы управления.

Зависимости

Чтобы включить этот порт, установите для параметра Control protocol значение Data stream или Pixel stream и параметр Control type to Ready или Ready with frame sync.

Типы данных: Boolean

`hStart` - Первый пиксель в горизонтальной линии кадра
логический скаляр

Первый пиксель в горизонтальной линии кадра, заданный как логический скаляр.

Зависимости

Чтобы включить этот порт, установите для параметра Control protocol значение Pixel stream и параметр Control type to Valid.

Типы данных: Boolean

`hEnd` - Последний пиксель в горизонтальной линии кадра
логический скаляр

Последний пиксель в горизонтальной линии кадра, заданный как логический скаляр.

Зависимости

Чтобы включить этот порт, установите для параметра Control protocol значение Pixel stream и параметр Control type to Valid.

Типы данных: Boolean

`vStart` - Первый пиксель в первой (верхней) строке кадра
логический скаляр

Первый пиксель в первой (верхней) строке кадра, заданный как логический скаляр.

Зависимости

Чтобы включить этот порт, установите для параметра Control protocol значение Pixel stream и параметр Control type to Valid.

Типы данных: Boolean

`vEnd` - Последний пиксель в последней (нижней) строке кадра
логический скаляр

Последний пиксель в последней (нижней) строке кадра, заданный как логический скаляр.

Зависимости

Чтобы включить этот порт, установите для параметра Control protocol значение Pixel stream и параметр Control type to Valid.

Типы данных: Boolean

`fsync` - Синхронизация кадров
логический скаляр

Синхронизация кадров, заданная как логический скаляр.

Зависимости

Чтобы включить этот порт, установите для параметра Control protocol значение Pixel stream и параметр Control type to Ready with frame sync.

Типы данных: Boolean

`rd_addr` - Адрес считывателя
скаляр

Адрес считывателя, указанный как скаляр. Это начальный адрес для транзакции считывания, который выбирается в первом цикле транзакции.

Зависимости

Чтобы включить этот порт, установите для параметра Control protocol значение Random access read.

Типы данных: uint32

`rd_len` - Длина данных считывателя
скаляр

Длина данных считывателя, заданная как скаляр. Это означает количество значений данных, которые требуется прочитать и которые были отобраны в первом цикле транзакции.

Зависимости

Чтобы включить этот порт, установите для параметра Control protocol значение Random access read.

Типы данных: uint32

`rd_avalid` - Действительное состояние считывателя
логический скаляр

Допустимое состояние считывателя, указанное как логический скаляр. Указывает, является ли запрос на чтение действительным.

Зависимости

Чтобы включить этот порт, установите для параметра Control protocol значение Random access read.

Типы данных: Boolean

`rd_dready` - Состояние готовности считывателя
логический скаляр

Состояние готовности устройства чтения, указанное как логический скаляр. Он указывает, когда аппаратная логика может начать прием данных.

Зависимости

Чтобы включить этот порт, установите для параметра Control protocol значение Random access read.

Типы данных: Boolean

`wr_addr` - Адрес устройства записи
скаляр

Укажите начальный адрес, на который записывается оборудование.

Зависимости

Чтобы включить этот порт, установите для параметра Control protocol значение Random access write.

Типы данных: uint32

`wr_len` - Длина данных устройства записи
скаляр

Укажите количество элементов данных в транзакции записи.

Зависимости

Чтобы включить этот порт, установите для параметра Control protocol значение Random access write.

Типы данных: uint32

`wr_valid` - Действительные данные устройства записи
логический скаляр

Допустимые данные устройства записи, указанные как скаляр. Это означает, что сигнал данных, отобранный на выходе, является действительным.

Зависимости

Чтобы включить этот порт, установите для параметра Control protocol значение Random access write.

Типы данных: Boolean

Продукция

развернуть все

`ctrlBus` - Шина управления выходом
автобус

Выходная шина управления, возвращаемая как шина.

Тип данных выходной шины управления зависит от значений параметров протокола управления и типа управления.

Конфигурирование параметров	Тип выходных данных
Установить протокол управления в значение `Data stream` и тип элемента управления для `Ready`.	`StreamS2MBusObj`
Установить протокол управления в значение `Data stream` и тип элемента управления для `Valid`.	`StreamM2SBusObj`
Установить протокол управления в значение `Pixel stream` и тип элемента управления для `Ready`.	`StreamVideoS2MBusObj`
Установить протокол управления в значение `Pixel stream` и тип элемента управления для `Valid`.	`pixelcontrol`
Установить протокол управления в значение `Pixel stream` и тип элемента управления для `Ready frame with sync`.	`StreamvideoFsyncS2MBusObj`
Установить протокол управления в значение `Random access read` и тип элемента управления для `Ready`.	`ReadControlM2SBusObj`
Установить протокол управления в значение `Random access write` и тип элемента управления для `Valid`.	`WriteControlM2SBusObj`

Параметры

развернуть все

`Control protocol` - Выбор интерфейса протокола
`Data stream` (по умолчанию) | `Pixel stream` | `Random access read` | `Random access write`

Укажите интерфейс протокола в качестве одного из следующих значений:

Data stream - Используйте этот протокол, если требуется AXI4 поток данных.
Pixel stream - Используйте этот протокол, если требуется AXI4 видеопоток.
Random access read - Используйте этот протокол, если требуется AXI4 чтение.
Random access write - Используйте этот протокол, если требуется AXI4 запись.

Входные порты блока зависят от типа выбранного протокола управления и типа управления. Дополнительные сведения см. в разделе Описание.

`Control type` - Выбор типа управления
`Valid` (по умолчанию) | `Ready` | `Ready with frame sync`

Укажите тип элемента управления.

Для включения Ready with frame sync установите параметр Control protocol равным Pixel stream.

Примеры модели

Histogram Equalization Using Video Frame Buffer

Выравнивание гистограммы с помощью буфера видеокадров

Приложения обработки видео часто хранят полный кадр видеоданных для обработки кадра и модификации следующего кадра. В таких конструкциях видеокадры хранятся во внешней памяти, в то время как ресурсы FPGA используются для обработки одних и тех же данных. В этом примере показано, как создать видеоприложение со входом и выходом HDMI, выполняющее выравнивание гистограммы с использованием внешней памяти для буферизации видеокадров.

Расширенные возможности

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Для автоматического создания кода HDL для проекта и выполнения на устройстве SoC используйте инструмент SoC Builder. См. раздел Создание конструкции SoC.

Документация

Создатель шины SoC

Описание

Порты

Вход

valid - Действительный управляющий сигнал логический скаляр

Зависимости

tlast - Индикация конца пакета данных логический скаляр

Зависимости

ready - Сигнал готовности управления логический скаляр

Зависимости

hStart - Первый пиксель в горизонтальной линии кадра логический скаляр

Зависимости

hEnd - Последний пиксель в горизонтальной линии кадра логический скаляр

Зависимости

vStart - Первый пиксель в первой (верхней) строке кадра логический скаляр

Зависимости

vEnd - Последний пиксель в последней (нижней) строке кадра логический скаляр

Зависимости

fsync - Синхронизация кадров логический скаляр

Зависимости

rd_addr - Адрес считывателя скаляр

Зависимости

rd_len - Длина данных считывателя скаляр

Зависимости

rd_avalid - Действительное состояние считывателя логический скаляр

Зависимости

rd_dready - Состояние готовности считывателя логический скаляр

Зависимости

wr_addr - Адрес устройства записи скаляр

Зависимости

wr_len - Длина данных устройства записи скаляр

Зависимости

wr_valid - Действительные данные устройства записи логический скаляр

Зависимости

Продукция

ctrlBus - Шина управления выходом автобус

Параметры

Control protocol - Выбор интерфейса протокола Data stream (по умолчанию) | Pixel stream | Random access read | Random access write

Control type - Выбор типа управления Valid (по умолчанию) | Ready | Ready with frame sync

Примеры модели

Выравнивание гистограммы с помощью буфера видеокадров

Расширенные возможности

Создание кода HDL Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Преобразование с фиксированной точкой Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.

См. также

Документация по набору блоков SoC

Поддержка

`valid` - Действительный управляющий сигнал
логический скаляр

`tlast` - Индикация конца пакета данных
логический скаляр

`ready` - Сигнал готовности управления
логический скаляр

`hStart` - Первый пиксель в горизонтальной линии кадра
логический скаляр

`hEnd` - Последний пиксель в горизонтальной линии кадра
логический скаляр

`vStart` - Первый пиксель в первой (верхней) строке кадра
логический скаляр

`vEnd` - Последний пиксель в последней (нижней) строке кадра
логический скаляр

`fsync` - Синхронизация кадров
логический скаляр

`rd_addr` - Адрес считывателя
скаляр

`rd_len` - Длина данных считывателя
скаляр

`rd_avalid` - Действительное состояние считывателя
логический скаляр

`rd_dready` - Состояние готовности считывателя
логический скаляр

`wr_addr` - Адрес устройства записи
скаляр

`wr_len` - Длина данных устройства записи
скаляр

`wr_valid` - Действительные данные устройства записи
логический скаляр

`ctrlBus` - Шина управления выходом
автобус

`Control protocol` - Выбор интерфейса протокола
`Data stream` (по умолчанию) | `Pixel stream` | `Random access read` | `Random access write`

`Control type` - Выбор типа управления
`Valid` (по умолчанию) | `Ready` | `Ready with frame sync`

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Преобразование с фиксированной точкой
Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.