Соединитель видеопотока

Подключение двух IP-адресов с помощью потоковых видеоинтерфейсов

Библиотека:
Подключение к блокам SoC/аппаратной логике

Описание

Блок Stream Connector соединяет два IP-адреса с видеоинтерфейсами. Используйте этот блок в модели FPGA приложения SoC для подключения двух IP-адресов.

Порты

Вход

развернуть все

`wrData` - Входные видеоданные
скаляр

Ввод видеоданных из источника данных. Укажите это значение как скаляр.

`wrCtrlIn` - Входные управляющие сигналы, сопровождающие пиксельный поток
`pixelControl` автобус

Управляющие сигналы, сопровождающие поток пикселей, указанный как pixelcontrol шина, содержащая пять сигналов. Сигналы описывают достоверность пикселя и его местоположение в кадре. Для получения дополнительной информации о pixelcontrol тип шины, см. раздел AXI4-Stream Видеоинтерфейс.

Типы данных: pixelcontrol

`rdCtrlIn` - Готовый сигнал от нисходящего интерфейса
логический скаляр

Управляющий сигнал, указывающий, может ли блок посылать видеоданные в нисходящий интерфейс. Если это значение равно (true), дочерний блок готов к приему данных.

Продукция

развернуть все

`rdData` - Вывод видеоданных
скаляр

Вывод видеоданных в нисходящий IP-адрес назначения.

`rdCtrlOut` - Выходные управляющие сигналы, сопровождающие выходной поток пикселей
`pixelcontrol` автобус

Управляющие сигналы, сопровождающие выходные видеоданные, указанные как pixelcontrol шина, содержащая пять сигналов. Сигналы описывают достоверность пикселя и его местоположение в кадре.

Типы данных: pixelcontrol

`wrCtrlOut` - Сигнал готовности к интерфейсу восходящего направления
логический скаляр

Управляющий сигнал, указывающий, что блок может принимать потоковые данные от восходящего интерфейса.

Типы данных: Boolean

Примеры модели

Histogram Equalization Using Video Frame Buffer

Выравнивание гистограммы с помощью буфера видеокадров

Приложения обработки видео часто хранят полный кадр видеоданных для обработки кадра и модификации следующего кадра. В таких конструкциях видеокадры хранятся во внешней памяти, в то время как ресурсы FPGA используются для обработки одних и тех же данных. В этом примере показано, как создать видеоприложение со входом и выходом HDMI, выполняющее выравнивание гистограммы с использованием внешней памяти для буферизации видеокадров.

Расширенные возможности

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Для автоматического создания кода HDL для проекта и выполнения на устройстве SoC используйте инструмент SoC Builder. См. раздел Создание конструкции SoC.

Документация

Соединитель видеопотока

Описание

Порты

Вход

`wrData` - Входные видеоданные
скаляр

`wrCtrlIn` - Входные управляющие сигналы, сопровождающие пиксельный поток
`pixelControl` автобус

`rdCtrlIn` - Готовый сигнал от нисходящего интерфейса
логический скаляр

Продукция

`rdData` - Вывод видеоданных
скаляр

`rdCtrlOut` - Выходные управляющие сигналы, сопровождающие выходной поток пикселей
`pixelcontrol` автобус

`wrCtrlOut` - Сигнал готовности к интерфейсу восходящего направления
логический скаляр

Примеры модели

Выравнивание гистограммы с помощью буфера видеокадров

Расширенные возможности

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Преобразование с фиксированной точкой
Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.

См. также

Документация по набору блоков SoC

Поддержка

Документация

Соединитель видеопотока

Описание

Порты

Вход

wrData - Входные видеоданные скаляр

wrCtrlIn - Входные управляющие сигналы, сопровождающие пиксельный поток pixelControl автобус

rdCtrlIn - Готовый сигнал от нисходящего интерфейса логический скаляр

Продукция

rdData - Вывод видеоданных скаляр

rdCtrlOut - Выходные управляющие сигналы, сопровождающие выходной поток пикселей pixelcontrol автобус

wrCtrlOut - Сигнал готовности к интерфейсу восходящего направления логический скаляр

Примеры модели

Выравнивание гистограммы с помощью буфера видеокадров

Расширенные возможности

Создание кода HDL Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Преобразование с фиксированной точкой Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.

См. также

Документация по набору блоков SoC

Поддержка

`wrData` - Входные видеоданные
скаляр

`wrCtrlIn` - Входные управляющие сигналы, сопровождающие пиксельный поток
`pixelControl` автобус

`rdCtrlIn` - Готовый сигнал от нисходящего интерфейса
логический скаляр

`rdData` - Вывод видеоданных
скаляр

`rdCtrlOut` - Выходные управляющие сигналы, сопровождающие выходной поток пикселей
`pixelcontrol` автобус

`wrCtrlOut` - Сигнал готовности к интерфейсу восходящего направления
логический скаляр

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

Преобразование с фиксированной точкой
Проектирование и моделирование систем с фиксированной точкой с помощью Designer™ с фиксированной точкой.