Создание контрольной суммы и добавление к входному потоку образцов
Беспроводная панель инструментов HDL/обнаружение и исправление ошибок
Блок кодера CRC LTE вычисляет и добавляет контрольную сумму контроля циклическим избыточным кодом (CRC) для каждого кадра отсчетов потоковых данных. Можно выбрать из многочленов, указанных в стандарте LTE TS 36.212 [1]. Блок обеспечивает аппаратно оптимизированную архитектуру и интерфейс.
Этот блок использует интерфейс потоковой выборки с шиной для соответствующих управляющих сигналов. Этот интерфейс позволяет блоку работать независимо от размера кадра и легко соединяться с другими беспроводными блоками HDL Toolbox™. Блок принимает и возвращает значение, представляющее одну выборку, и шину, содержащую три управляющих сигнала. Эти сигналы указывают на достоверность каждого образца и границы кадра. Чтобы преобразовать матрицу в поток выборок и эти управляющие сигналы, используйте блок Frame To Samples или whdlFramesToSamples функция. Полное описание интерфейса см. в разделе Потоковый пример интерфейса.
Нельзя применять другой кадр до завершения предыдущего кадра. Аппаратный алгоритм добавляет (CRCLength + 3)/InputSize циклы задержки. Чтобы учесть дополнительные циклы добавленных выборок контрольной суммы и задержку, необходимо применить минимальный интервал, равный (2*CRCLength + 3)/InputSize между входными кадрами. Кроме того, можно использовать функцию ctrl выходного сигнала.end чтобы определить, когда блок готов к новому вводу. Если следующий кадр применяется слишком рано, нажмите клавишу Ctrl.start сигнал сбрасывает вычисление контрольной суммы и усекает предыдущий кадр.
Этот сигнал показывает кадр из 40 выборок, вводящий две выборки одновременно в CRC16 кодер. Следовательно, зазор между входными кадрами составляет 8 циклов. Из-за вставки контрольной суммы, выход ctrl.valid сигнал остается непрерывно высоким без зазоров между кадрами. Входные и выходные шины ctrl расширяются для отображения управляющих сигналов. start и end показать границы кадра, и valid квалифицирует образцы данных.
При использовании векторного или целочисленного ввода блок реализует параллельный алгоритм CRC [2]. Внедрение совпадает с алгоритмом, используемым Коммуникациями, Toolbox™ блокирует Общий Генератор CRC HDL Оптимизированный и Общий Датчик Синдрома CRC Оптимизированная HDL.
Для обеспечения высокой пропускной способности современных систем связи блок реализует алгоритм CRC с параллельной архитектурой. Эта архитектура рекурсивно вычисляет М битов контрольной суммы CRC для каждого W входных битов. В конце кадра к сообщению добавляется окончательный результат контрольной суммы. Для полинома длиной М вычисление рекурсивной контрольной суммы для W битов параллельно составляет
(+) D.
FW является матрицей M-by-M, которая выбирает элементы текущего состояния для вычисления полинома с новыми входными битами. D - вектор М-элемента, который обеспечивает новые входные биты, упорядоченные относительно полинома генератора и заполненные нулями. Блок реализует (×) с логическими И и (+) с логическими XOR.
[1] 3GPP TS 36.212. «Мультиплексирование и канальное кодирование». Проект партнерства 3-го поколения; техническая спецификация на сеть радиодоступа группы; Усовершенствованный универсальный наземный радиодоступа (E-UTRA). URL: https://www.3gpp.org.
[2] Кампобелло, Джузеппе, Джузеппе Патане и Марко Руссо. «Параллельная реализация CRC». Транзакции IEEE на компьютерах. Том 52, № 10, октябрь 2003, стр. 1312-1319.
