General CRC Generator HDL Optimized

Сгенерируйте биты кода CRC и добавьте их к входным данным

Библиотека:
Поддержка HDL-кода Communications Toolbox/Обнаружение и исправление ошибок/CRC
Communications Toolbox/Обнаружение и исправление ошибок/CRC

Описание

Блок General CRC Generator HDL Optimized, который аналогичен блоку General CRC Generator, генерирует циклическую контрольную сумму избыточности (CRC) и добавляет ее к входу сообщению. Обработка General CRC Generator HDL Optimized блоков оптимизирована для генерации HDL-кода. Вместо обработки сразу целой системы координат, блок принимает и возвращает поток выборки данных с сопутствующими управляющими сигналами. Сигналы управления указывают на валидность выборок и контуров системы координат. Чтобы достичь более высокой пропускной способности, блок принимает векторные данные до длины CRC и реализует параллельную архитектуру.

Порты

Вход

расширить все

`dataIn` - Входные данные
скалярный вектор |

Входные данные, заданные как один из следующих опций.

Скаляр - Задает целое число, представляющее несколько биты. В этом случае блок поддерживает беззнаковое целое число (uint8, uint16, или uint32) или fixdt(0,N,0) тип данных.
Вектор - Задайте вектор двоичных значений. В этом случае блок поддерживает double или Boolean тип данных.

Ширина данных должна быть меньше или равной длине CRC, а длина CRC должна быть делена на ширину данных. Для CRC-CCITT/CRC-16 допустимые ширины данных 16, 8, 4, 2 и 1.

Пример: The uint8 векторный вход [0 0 0 1 0 0 1 1] эквивалентно 19.

`startIn` - Запуск индикатора входного кадра
Логический скаляр

Запуск индикатора входного кадра, заданный как логический скаляр.

Типы данных: Boolean

`endIn` - Конец индикатора входного кадра
Логический скаляр

Конец индикатора входного кадра, заданный как логический скаляр.

Типы данных: Boolean

`validIn` - Действительный индикатор входных данных
Логический скаляр

Допустимый индикатор входных данных, заданный как логический скаляр.

Это сигнал управления, который указывает, действительны ли данные на порте dataIn.

Типы данных: Boolean

Выход

расширить все

`dataOut` - Выходные данные
скалярный вектор |

Выходные данные с добавленной контрольной суммой, возвращенные в виде скаляра или вектора. Тип и размер выходных данных совпадают с типами входных данных.

`startOut` - Запуск индикатора выходной системы координат
скаляр

Запуск индикатора выхода системы координат, возвращенный как логический скаляр.

Типы данных: Boolean

`endOut` - Конец индикатора выходной системы координат
скаляр

Конец выхода системы координат индикатора, возвращенный как логический скаляр.

Типы данных: Boolean

`validOut` - Действительный индикатор выходных данных
скаляр

Действительный индикатор выходных данных, возвращенный как логический скаляр.

Этот порт является управляющим сигналом, который указывает, действительны ли данные на порте dataOut.

Типы данных: Boolean

Параметры

расширить все

`Polynomial` - Полином генератора
`[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1]` (по умолчанию) | двоичный вектор

Задайте полином генератора как двоичный вектор с коэффициентами в порядке убывания степеней. Длина вектора равна степени полинома плюс 1.

`Initial state` - Начальные условия сдвигового регистра
`0` (по умолчанию) | двоичный скаляр | двоичный вектор

Задайте начальные условия внутреннего регистра сдвига как двоичный, двойная точность или скаляр или вектор с одной точностью. Для векторных входов длина начального состояния должна быть равна степени полинома генератора.

`Direct method` - Метод вычисления контрольной суммы
`off` (по умолчанию) | `on`

Укажите прямой или косвенный метод вычисления контрольной суммы.

Выберите этот параметр для блока, чтобы использовать прямой алгоритм для вычислений контрольной суммы CRC.
Очистите этот параметр для блока, чтобы использовать алгоритм ненаправления для вычислений контрольной суммы CRC.

Для получения дополнительной информации о прямых и ненаправленных алгоритмах, см. «Циклические проверки кода избыточности».

`Reflect input` - Вход байта
`off` (по умолчанию) | `on`

Задайте порядок входного байта.

Выберите этот параметр для блока, чтобы развернуть каждый входной байт, прежде чем он войдет в регистр сдвига.
Очистите этот параметр, чтобы блок передал данные сообщения в сдвиг регистр без изменений.

Ширина входных данных должна быть кратной 8.

`Reflect CRC checksum` - Порядок байта контрольной суммы
`off` (по умолчанию) | `on`

Задайте порядок байтов контрольной суммы.

Выберите этот параметр для блока, чтобы развернуть каждый байт контрольной суммы перед передачей его в конечный этап XOR.
Очистите этот параметр, чтобы блок передал байт контрольной суммы на заключительный этап XOR без изменений.

Ширина входных данных должна быть кратной 8.

`Final XOR value` - Контрольная сумма
`0` (по умолчанию) | двоичный скаляр | двоичный вектор

Задайте контрольную сумму как двоичную, двойную точность или одинарную точность данных типа скаляра или вектора. Блок выполняет операцию XOR для контрольной суммы CRC с этим значением перед добавлением его к входным данным.

Если вы задаете векторный вход, длина вектора должна быть равна степени полинома генератора.

Примеры моделей

Использование оптимизированных библиотечных блоков CRC HDL

Используйте библиотечные блоки HDL Optimized CRC Generator и CRC Detector, а затем сконфигурируйте эти блоки в соответствии со стандартом IEEE ® 802.11 [1].

Алгоритмы

расширить все

Когда вы используете вектор или целое число вход, блок реализует параллельный алгоритм CRC [1].

Чтобы обеспечить высокую пропускную способность для современных коммуникационных систем, блок реализует алгоритм CRC с параллельной архитектурой. Эта архитектура рекурсивно вычисляет M бит контрольной суммы CRC для каждого W входных бит. В конце системы координат конечный результат контрольной суммы добавляется к сообщению. Для полиномиальной длины M рекурсивное вычисление контрольной суммы для W бит параллельно является

$X^{'} = F_{W} (\times) X (+) D .$

_FW является M -by - M матрицей, которая выбирает элементы текущего состояния для полиномиального вычисления с новыми входными битами. D является вектором M-element, который обеспечивает новые входные биты, упорядоченные относительно полинома генератора и заполненные нулями. Блок реализует (×) с логическими И и (+) с логическими XOR.

Временная схема

Эта форма волны показывает потоковые данные и сопровождающие сигналы управления для CRC16 с 8-битовым двоичным входом вектора. Чтобы вставить слово контрольной суммы, входные кадры должны иметь достаточно пространства между ними.

Эта схема формы волны показывает непрерывные входные данные. Блок также поддерживает непостоянные данные. Допустимый выход сигнал соответствует входу допустимому шаблону.

Начальная задержка

Блок General CRC Generator HDL Optimized вводит задержку на выходе. Если предположить, что входные данные непрерывны, можно вычислить задержку при помощи уравнения.

initialdelay = (CRC length/input data width) + 2.

Ссылки

[1] Кампобелло, Г., Г. Патане и М. Руссо. «Параллельная реализация Crc». Транзакции IEEE на компьютерах 52, № 10 (октябрь 2003 года): 1312-19. https://doi.org/10.1109/TC.2003.1234528.

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Не рекомендуемый для производственного кода.

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

См. также

comm.HDLCRCGenerator | General CRC Generator | General CRC Syndrome Detector HDL Optimized

Введенный в R2012a

Документация

General CRC Generator HDL Optimized

Описание

Порты

Вход

`dataIn` - Входные данные
скалярный вектор |

`startIn` - Запуск индикатора входного кадра
Логический скаляр

`endIn` - Конец индикатора входного кадра
Логический скаляр