Normalized Reciprocal HDL Optimized

Вычисляет нормированную обратную и генерирует оптимизированный HDL-код

Библиотека:
Поддержка HDL-файлов с Fixed-Point Designer операции

Описание

Блок Normalized Reciprocal HDL Optimized вычисляет нормированное взаимное u y, возвращаемое как t и |<reservedrangesplaceholder0>| таким образом, что 0,5 < ≤ 1 и 2^ey = 1 / u.

Если u = 0 и u является типом данных с фиксированной точкой или масштабированной двойной точкой, то y = 2 - eps (y) и e = 2^nextpow2(w) - w + f, где w - размер слова u, а f - длина дроби u.
Если u = 0 и u является типом данных с плавающей точкой, то y = Inf и t = 1.

Порты

Вход

расширить все

`u` - Значение, чтобы принять нормированную взаимность
действительный скаляр

Значение, которое берётся нормированным обратным, заданным как действительный скаляр.

Типы данных: single | double | fixed point

`validIn` - Является ли вход допустимым
`Boolean` скаляр

Является ли вход допустимым, задается как логический скаляр. Этот сигнал управления указывает, когда данные от u входного порта действительны. Когда это значение 1 (true), блок захватывает значение в u входном порте. Когда это значение 0 (false), блок игнорирует вход выборки.

Типы данных: Boolean

Выход

расширить все

`y` - Нормированный обратный
скаляр

Нормированный обратный сигнал, который удовлетворяет 0,5 < |<reservedrangesplaceholder0>| ≤ 1 и 2^ey = 1/ u, возвращается как скаляр.

Если вход в u порта является типом данных с фиксированной точкой или масштабированной двойной точкой с w длины слова, то y является типом данных с фиксированной точкой или масштабированной двойной точкой с w длины слова и длиной дроби w-2.
Если вход в u портов является неподписанным типом данных с фиксированной точкой или масштабированной двойной точкой с размером слова w, то y является неподписанным типом данных с фиксированной точкой или масштабированной двойной точкой с размером слова w и длиной дроби w - 1.
Если вход в порте u является double, то y является double.
Если вход в u порта является синглом, y является синглом.

Типы данных: single | double | fixed point

`e` - Экспонента
целочисленный скаляр

Экспонента, которая удовлетворяет 0,5 < |<reservedrangesplaceholder0>| ≤ 1 и 2^ey = 1/ u, возвращается как целочисленный скаляр.

Типы данных: int32

`validOut` - Действительны ли выходные данные
`Boolean` скаляр

Являются ли выходные данные допустимыми, возвращается как логический скаляр. Когда значение этого сигнала управления 1 (true), блок успешно вычислил выходы в портах y и e. Когда это значение 0 (false), выходные данные недопустимы.

Типы данных: Boolean

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Представление смещения откоса не поддерживается для типов данных с фиксированной точкой.

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

Общая информация
ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Ограничения

Поддерживает только типы данных с фиксированной точкой.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

Представление смещения откоса не поддерживается для типов данных с фиксированной точкой.

Документация

Normalized Reciprocal HDL Optimized

Описание

Порты

Вход

`u` - Значение, чтобы принять нормированную взаимность
действительный скаляр

`validIn` - Является ли вход допустимым
`Boolean` скаляр

Выход

`y` - Нормированный обратный
скаляр

`e` - Экспонента
целочисленный скаляр

`validOut` - Действительны ли выходные данные
`Boolean` скаляр

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Функции

Блоки

Документация Fixed-Point Designer

Поддержка

Документация

Normalized Reciprocal HDL Optimized

Описание

Порты

Вход

u - Значение, чтобы принять нормированную взаимность действительный скаляр

validIn - Является ли вход допустимым Boolean скаляр

Выход

y - Нормированный обратный скаляр

e - Экспонента целочисленный скаляр

validOut - Действительны ли выходные данные Boolean скаляр

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Функции

Блоки

Документация Fixed-Point Designer

Поддержка

`u` - Значение, чтобы принять нормированную взаимность
действительный скаляр

`validIn` - Является ли вход допустимым
`Boolean` скаляр

`y` - Нормированный обратный
скаляр

`e` - Экспонента
целочисленный скаляр

`validOut` - Действительны ли выходные данные
`Boolean` скаляр

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.