Real Divide HDL Optimized

Разделите один действительный вход на другой и сгенерируйте оптимизированные HDL-коды

Библиотека:
Поддержка HDL-файлов с Fixed-Point Designer операции

Описание

Блок Real Divide HDL Optimized выводит результат деления действительного скаляра, num на den вещественного скаляра, так что y = num/ den.

Ограничения

Переопределение типа данных не поддерживается для блока Real Divide HDL Optimized.

Порты

Вход

расширить все

`num` - Числитель
действительный скаляр

Числитель, заданный как действительный скаляр.

Типы данных: single | double | fixed point

`den` - Знаменатель
действительный скаляр

Знаменатель, заданный как действительный скаляр.

Типы данных: single | double | fixed point

`validIn` - Является ли вход допустимым
`Boolean` скаляр

Является ли вход допустимым, задается как логический скаляр. Этот сигнал управления указывает, когда данные от num и den входных портов действительны. Когда это значение 1 (true), блок захватывает значения в портах входа num и den. Когда это значение 0 (false), блок игнорирует вход выборки.

Типы данных: Boolean

Выход

расширить все

`y` - Выход вычисляется путем деления входов
действительный скаляр

Выход вычисляется путем деления num на den, так что y = num/ den, возвращается как действительный скаляр с типом данных, заданным параметром Output datatype.

Типы данных: single | double | fixed point

`validOut` - Действительны ли выходные данные
`Boolean` скаляр

Являются ли выходные данные допустимыми, возвращается как логический скаляр. Когда значение этого сигнала управления 1 (true), блок успешно вычислил выход в порте y. Когда это значение 0 (false), выходные данные недопустимы.

Типы данных: Boolean

Параметры

расширить все

`Output datatype` - Тип данных выхода
`fixdt(1,18,10)` (по умолчанию) | `single` | `fixdt(1,16,0)` | `<data type expression>`

Тип данных выхода y, заданный как fixdt(1,18,10), single, fixdt(1,16,0), или как пользовательское выражение типа данных. Тип может быть задан непосредственно или выражен как объект типа данных, такой как Simulink.NumericType.

Программное использование

Параметры блоков: OutputType

Тип: Вектор символов

Значения: 'fixdt(1,18,10)' | 'single' | 'fixdt(1,16,0)' | '<data type expression>'

По умолчанию: 'fixdt(1,18,10)'

Алгоритмы

Для входов num и den с фиксированной точкой блок Real Divide HDL Optimized оборачивается переполнением для деления на нули. Поведение для деления с фиксированной точкой на нуль суммировано в таблице ниже.

Переполнение переноса	Переполнение насыщения
0/0 = 0	0/0 = 0
1/0 = 0	1/0 = верхняя граница
-1/0 = 0	-1/0 = нижняя граница

Для входов с плавающей точкой Real Divide HDL Optimized блок следует IEEE^® Стандарт 754.

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Представление смещения откоса не поддерживается для типов данных с фиксированной точкой.

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Ограничения

Поддерживает только двоичные масштабированные типы данных с фиксированной точкой.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

Представление смещения откоса не поддерживается для типов данных с фиксированной точкой.

См. также

Complex Divide HDL Optimized | Normalized Reciprocal HDL Optimized | Real Reciprocal HDL Optimized

Введенный в R2021a

Документация

Real Divide HDL Optimized

Описание

Ограничения

Порты

Вход

`num` - Числитель
действительный скаляр

`den` - Знаменатель
действительный скаляр

`validIn` - Является ли вход допустимым
`Boolean` скаляр

Выход

`y` - Выход вычисляется путем деления входов
действительный скаляр

`validOut` - Действительны ли выходные данные
`Boolean` скаляр

Параметры

`Output datatype` - Тип данных выхода
`fixdt(1,18,10)` (по умолчанию) | `single` | `fixdt(1,16,0)` | `<data type expression>`

Программное использование

Алгоритмы

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Fixed-Point Designer

Поддержка

Документация

Real Divide HDL Optimized

Описание

Ограничения

Порты

Вход

num - Числитель действительный скаляр

den - Знаменатель действительный скаляр

validIn - Является ли вход допустимым Boolean скаляр

Выход

y - Выход вычисляется путем деления входов действительный скаляр

validOut - Действительны ли выходные данные Boolean скаляр

Параметры

Output datatype - Тип данных выхода fixdt(1,18,10) (по умолчанию) | single | fixdt(1,16,0) | <data type expression>

Программное использование

Алгоритмы

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Fixed-Point Designer

Поддержка

`num` - Числитель
действительный скаляр

`den` - Знаменатель
действительный скаляр

`validIn` - Является ли вход допустимым
`Boolean` скаляр

`y` - Выход вычисляется путем деления входов
действительный скаляр

`validOut` - Действительны ли выходные данные
`Boolean` скаляр

`Output datatype` - Тип данных выхода
`fixdt(1,18,10)` (по умолчанию) | `single` | `fixdt(1,16,0)` | `<data type expression>`

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.