Real Reciprocal HDL Optimized

Вычислите взаимно и сгенерируйте оптимизированные HDL-коды

развернуть все на странице

Библиотека:
Поддержка HDL-файлов с Fixed-Point Designer операции

Описание

Блок Real Reciprocal HDL Optimized вычисляет 1/ u, где u является действительным скаляром.

Ограничения

Переопределение типа данных не поддерживается для блока Real Reciprocal HDL Optimized.

Порты

Вход

расширить все

`u` - Значение, которое должно быть взаимным
действительный скаляр

Значение, которое берётся взаимным, заданным как действительный скаляр.

Типы данных: single | double | fixed point

`validIn` - Является ли вход допустимым
`Boolean` скаляр

Является ли вход допустимым, задается как логический скаляр. Этот сигнал управления указывает, когда данные от u входного порта действительны. Когда это значение 1 (true), блок захватывает значение в u входном порте. Когда это значение 0 (false), блок игнорирует вход выборки.

Типы данных: Boolean

Выход

расширить все

`y` - Взаимный
действительный скаляр

Ответный, возвращенный как действительный скаляр с типом данных, заданным параметром Output datatype.

Типы данных: single | double | fixed point

`validOut` - Действительны ли выходные данные
`Boolean` скаляр

Являются ли выходные данные допустимыми, возвращается как логический скаляр. Когда значение этого сигнала управления 1 (true), блок успешно вычислил выход в порте y. Когда это значение 0 (false), выходные данные недопустимы.

Типы данных: Boolean

Параметры

расширить все

`Output datatype` - Тип данных выхода
`fixdt(1,18,10)` (по умолчанию) | `single` | `fixdt(1,16,0)` | `<data type expression>`

Тип данных выхода y, заданный как fixdt(1,18,10), single, fixdt(1,16,0), или как пользовательское выражение типа данных. Тип может быть задан непосредственно или выражен как объект типа данных, такой как Simulink.NumericType.

Программное использование

Параметры блоков: OutputType

Тип: Вектор символов

Значения: 'fixdt(1,18,10)' | 'single' | 'fixdt(1,16,0)' | '<data type expression>'

По умолчанию: 'fixdt(1,18,10)'

Примеры моделей

Implement Hardware-Efficient Real Divide HDL Optimized

Реализуйте аппаратно-эффективный оптимизированный HDL Real Divide

Как использовать блок Real Divide HDL Optimized.

Алгоритмы

Для входных u с фиксированной точкой блок Real Reciprocal HDL Optimized оборачивается при переполнении для деления на нули. Поведение для деления с фиксированной точкой на нуль суммировано в таблице ниже.

Переполнение переноса	Переполнение насыщения
0/0 = 0	0/0 = 0
1/0 = 0	1/0 = верхняя граница
-1/0 = 0	-1/0 = нижняя граница

Для входов с плавающей точкой Real Reciprocal HDL Optimized блок следует IEEE^® Стандарт 754.

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Представление смещения откоса не поддерживается для типов данных с фиксированной точкой.

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Ограничения

Поддерживает только типы данных с фиксированной точкой.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

Представление смещения откоса не поддерживается для типов данных с фиксированной точкой.

См. также

Complex Divide HDL Optimized | Normalized Reciprocal HDL Optimized | Real Divide HDL Optimized

Введенный в R2021a

Документация

Real Reciprocal HDL Optimized

Описание

Ограничения

Порты

Вход

`u` - Значение, которое должно быть взаимным
действительный скаляр

`validIn` - Является ли вход допустимым
`Boolean` скаляр

Выход

`y` - Взаимный
действительный скаляр

`validOut` - Действительны ли выходные данные
`Boolean` скаляр

Параметры

`Output datatype` - Тип данных выхода
`fixdt(1,18,10)` (по умолчанию) | `single` | `fixdt(1,16,0)` | `<data type expression>`

Программное использование

Примеры моделей

Реализуйте аппаратно-эффективный оптимизированный HDL Real Divide

Алгоритмы

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Fixed-Point Designer

Поддержка

Документация

Real Reciprocal HDL Optimized

Описание

Ограничения

Порты

Вход

u - Значение, которое должно быть взаимным действительный скаляр

validIn - Является ли вход допустимым Boolean скаляр

Выход

y - Взаимный действительный скаляр

validOut - Действительны ли выходные данные Boolean скаляр

Параметры

Output datatype - Тип данных выхода fixdt(1,18,10) (по умолчанию) | single | fixdt(1,16,0) | <data type expression>

Программное использование

Примеры моделей

Реализуйте аппаратно-эффективный оптимизированный HDL Real Divide

Алгоритмы

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Fixed-Point Designer

Поддержка

`u` - Значение, которое должно быть взаимным
действительный скаляр

`validIn` - Является ли вход допустимым
`Boolean` скаляр

`y` - Взаимный
действительный скаляр

`validOut` - Действительны ли выходные данные
`Boolean` скаляр

`Output datatype` - Тип данных выхода
`fixdt(1,18,10)` (по умолчанию) | `single` | `fixdt(1,16,0)` | `<data type expression>`

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.