Serializer1D

Преобразуйте векторный сигнал в скалярные или меньшие векторы

Библиотека

Операции HDL-кодера/HDL

Описание

Блок Serializer1D преобразует сигнал более медленного вектора в более быстрый поток скалярных сигналов или сигналов вектора меньшего размера на основе Ratio и Idle Cycle значений. Чтобы соответствовать более быстрому сериализованному выходу, шаг расчета изменяется согласно этому уравнению:

$O u t p u t S a m p l e T i m e = I n p u t S a m p l e T i m e / (R a t i o + I d l e C y c l e s)$

Рассмотрим этот пример, где входные данные являются вектором размера 4, а Ratio установлено на 4.

Данные выходы сериализуют каждый из сигналов вектора в четыре сигнала скаляра. На выходе шага расчета: $O u t p u t S a m p l e T i m e = I n p u t S a m p l e T i m e / 4$ .

Чтобы добавить циклы бездействия в конец каждого выхода, для Idle Cycles задайте целое число, больше нуля. Рассмотрим этот пример с Ratio, равной 4 и Idle Cycles равной 2.

Для каждого медленного векторного сигнала выход имеет шесть быстрых циклов, состоящих из четырех сериализованных скалярных сигналов и двух неактивных циклов. Значение шага расчета на выходе является $O u t p u t S a m p l e T i m e = I n p u t S a m p l e T i m e / 6$ .

Блок Serializer1D обеспечивает три сигнала управления: ValidIn, ValidOut и StartOut. Можно использовать ValidIn для управления ValidOut и StartOut. Сериализованный выход не зависит от ValidIn. Чтобы определить, действительны ли выходные сериализованные данные, используйте ValidIn и ValidOut. Если вы даете высокий вход ValidIn, и нет циклов ожидания, ValidOut приводит к высокому выходу, что указывает на то, что выходные сериализованные данные действительны.

Рассмотрим пример, который имеет входные данные как вектор размера 4, Ratio установлено равным 4, Idle Cycles установлено равным 2 и использует все три управляющих сигнала.

Для первого входного вектора ABCD, ValidIn ложно. StartOut и ValidOut становятся ложными. Это означает, что значения выходных данных недопустимы. В форме волны значения данных представлены как X, которые соответствуют не заботятся о значениях.

Для второго входного вектора, ABCE, ValidIn верно. Данные выходы сериализируют вектор в четыре скаляра сигнала. Сигнал управления StartOut становится верным на выходе A для указания начала десериализации. В следующем цикле сигнал StartOut становится ложным. ValidOut верно для всех четырех выходных сигналов, указывающих действительные выходные данные для четырех циклов. ValidOut становится ложным для циклов бездействия, и выходы данных не имеют значения значения.

Параметры

Ratio

Коэффициент сериализации, заданный как положительная скалярная величина. По умолчанию это 1.

Отношение равно размеру вектора входа, разделенному на размер вектора выхода. Входы размера вектора должны быть делятся на соотношение.

Idle Cycles

Количество циклов простоя, добавляемых в конце каждого выхода. По умолчанию это 0.

ValidIn

Активирует ValidIn порт. По умолчанию это off.

StartOut

Активирует StartOut порт. По умолчанию это off.

ValidOut

Активирует ValidOut порт. По умолчанию это off.

Input data port dimensions (-1 for inherited): Размер входных данных сигнала. Входы размера вектора должны быть делятся на соотношение. По умолчанию блок наследует размер на основе контекста в модели.
Input sample time (-1 for inherited): Временной интервал между попаданиями шаг расчета или другим подходящим шагом расчета, таким как непрерывный. По умолчанию блок наследует шаг расчета на основе контекста в модели. Для получения дополнительной информации смотрите Шаг расчета.
Input signal type: Тип входного сигнала блока, заданный как auto, real, или complex. По умолчанию это auto.

Порты

P

Входной сигнал для сериализации. Типы данных шины не поддерживаются.

ValidIn

Входной сигнал управления. Этот порт доступен при установке флажка ValidIn.

Тип данных: Логический

S

Сериализованный выходной сигнал. Типы данных шины не поддерживаются.

StartOut

Выходной сигнал управления, который указывает, с чего начать десериализацию. Можно использовать этот сигнал как StartIn вход в блок Deserializer1D. Чтобы использовать этот порт, установите флажок StartOut.

Тип данных: Логический

ValidOut

Выходной сигнал управления, который указывает на действительный выходной сигнал. Можно использовать этот сигнал как ValidIn вход в блок Deserializer1D. Этот порт доступен при установке флажка ValidOut.

Тип данных: Логический

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Примечание

Для результатов симуляции, соответствующих сгенерированному HDL-коду, на панели Решатель диалогового окна Параметры конфигурации снимите флажок для Treat each discrete rate as a separate task. Когда флажок снят, включен однозадачный режим. Если вы моделируете блок с этим флажком, выходные данные могут обновляться в том же цикле, но в сгенерированном HDL-коде выходные данные обновляются один цикл позже.

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

Общая информация
ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации см. раздел ОграниченныйВыводТрубопровод.
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации см. InputPipeline.
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline.

Документация

Serializer1D

Библиотека

Описание

Параметры

Порты

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

HDL Coder документация

Поддержка

Документация

Serializer1D

Библиотека

Описание

Параметры

Порты

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

HDL Coder документация

Поддержка

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.