Эта страница описывает параметры, которые находятся на вкладке HDL Code Generation > Global Settings > Ports диалогового окна Параметров конфигурации.
Укажите тип данных HDL для входных портов модели.
Для VHDL®, опции:
По умолчанию:
std_logic_vector
std_logic_vectorЗадает тип VHDL STD_LOGIC_VECTOR.
signed/unsignedЗадает тип VHDL SIGNED или UNSIGNED.
Для Verilog®, опции:
По умолчанию:
wire
В сгенерированном коде Verilog тип данных для всех портов 'wire', и не может быть изменен. Поэтому Input data type отключается, когда целевой язык является Verilog.
Эта опция активируется, когда целевой язык (заданный опцией Language ) является VHDL.
Свойство:
InputType |
| Тип: Вектор символов |
Значение (для VHDL) 'std_logic_vector' | 'signed/unsigned'
|
(для Verilog) 'wire'
|
По умолчанию: (для VHDL) 'std_logic_vector' |
(для Verilog) 'wire'
|
Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
Укажите тип данных HDL для выходных портов модели.
Для VHDL опции:
По умолчанию:
Same as input data type
Same as input data typeУказывает, что выходные порты модели имеют одинаковый тип, заданный Input data type.
std_logic_vectorЗадает тип VHDL STD_LOGIC_VECTOR как тип данных выходного порта.
signed/unsignedЗадает тип VHDL SIGNED или UNSIGNED как тип данных выходного порта.
Для Verilog опции:
По умолчанию:
wire
В сгенерированном коде Verilog тип данных для всех портов 'wire', и не может быть изменен. Поэтому Output data type отключается, когда целевой язык является Verilog.
Эта опция активируется, когда целевой язык (заданный опцией Language ) является VHDL.
Свойство:
OutputType |
| Тип: Вектор символов |
Значение (для VHDL) 'std_logic_vector' | 'signed/unsigned'
|
(для Verilog) 'wire'
|
По умолчанию: Если свойство не задано, выходные порты имеют тот же тип, что и InputType. |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
Укажите имя для сгенерированного выходного порта включения синхроимпульса в виде вектора символов.
По умолчанию:
ce_out
Выход включения синхроимпульса генерируется, когда проект требует его создания.
Свойство:
ClockEnableOutputPort |
| Тип: Вектор символов |
По умолчанию:
'ce_out' |
Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.