Документация

Настройки

По умолчанию: clk_enable

Введите имя входного порта включения синхроимпульса в сгенерированный HDL-код как вектор символов.

Для примера, если вы задаете 'filter_clock_enable' для генерирующей подсистемы filter_subsys, сгенерированная декларация сущности может выглядеть следующим образом:

ENTITY filter_subsys IS
   PORT( clk                 :  IN  std_logic;
         filter_clock_enable :  IN  std_logic;
         reset               :  IN  std_logic;
         filter_subsys_in    :  IN  std_logic_vector (15 DOWNTO 0);
         filter_subsys_out   :  OUT std_logic_vector (15 DOWNTO 0);
         );
END filter_subsys;

Входной сигнал включения синхроимпульса устанавливается активно-высоким (1). Таким образом, входное значение должно быть высоким, чтобы регистры сгенерированной сущности были обновлены.

Если вы задаете VHDL^® или Verilog^® зарезервированное слово, генератор кода добавляет зарезервированное слово postfix string для формирования допустимого идентификатора VHDL или Verilog. Для примера, если вы задаете зарезервированное слово signal, получившаяся строка имени будет signal_rsvd.

Информация о командной строке

Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.

Например, вы можете задать это свойство, когда вы генерируете HDL-код для symmetric_fir подсистема внутри sfir_fixed моделировать с использованием любого из этих методов.

См. также

Настройки

По умолчанию: 'enb'

Где генерируется только один синхроимпульс, Enable prefix задает имя сигнала для внутреннего синхроимпульса.

В некоторых случаях генератор кода может генерировать несколько синхроимпульсов. Для примера, если вы задаете реализацию каскадного блока для определенных блоков, генерируются несколько синхросигналов. В таких случаях Enable prefix задает имя базового сигнала для первого включения синхроимпульса, который генерируется. Для других сигналов включения синхроимпульса числовые теги добавляются в Enable prefix, чтобы сформировать уникальные имена сигналов. Например, следующий фрагмент кода иллюстрирует два синхроимпульса, которые были сгенерированы, когда Enable prefix было установлено на 'test_clk_enable':

COMPONENT mysys_tc
    PORT( clk                   :   IN    std_logic;
          reset                 :   IN    std_logic;
          clk_enable            :   IN    std_logic;
          test_clk_enable       :   OUT   std_logic;
          test_clk_enable_5_1_0 :   OUT   std_logic
          );
  END COMPONENT;

Информация о командной строке

Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.

Например, вы можете задать это свойство, когда вы генерируете HDL-код для symmetric_fir подсистема внутри sfir_fixed моделировать с использованием любого из этих методов.

См. также