Сброс настроек и параметров

Эта страница описывает параметры в Clock Settings разделе панели HDL Code Generation > Global Settings диалогового окна Параметров конфигурации. Используя эти параметры, можно задать имя сброса, использовать ли синхронный или асинхронный сброс, и задано ли сброс активным-высоким или активным-низким.

Тип сброса

Укажите, использовать ли асинхронную или синхронную логику сброса при генерации HDL-кода для регистров. Рекомендуется, чтобы вы указывали Reset type следующим Synchronous когда вы используете Xilinx^® устройство и Asynchronous когда вы используете Altera^® устройство.

Настройки

По умолчанию: Asynchronous

Asynchronous

Используйте логику асинхронного сброса. Эта логика сброса дискретизирует сброс независимо от синхросигнала.

Следующий блок процесса, сгенерированный блоком Unit Delay, иллюстрирует использование асинхронных сбросов. Когда задан сигнал сброса, блок процесса выполняет сброс, не проверяя на событие синхроимпульса.

Unit_Delay1_process : PROCESS (clk, reset)
  BEGIN
    IF reset = '1' THEN
      Unit_Delay1_out1 <= (OTHERS => '0');
    ELSIF clk'event AND clk = '1' THEN
      IF clk_enable = '1' THEN
        Unit_Delay1_out1 <= signed(x_in);
      END IF;
    END IF; 
  END PROCESS Unit_Delay1_process;

Synchronous

Используйте логику синхронного сброса. Эта логика сброса дискретизирует сброс относительно синхросигнала.

Следующий блок процесса, сгенерированный блоком Unit Delay, проверяет событие синхроимпульса, восходящее ребро, перед выполнением сброса:

Unit_Delay1_process : PROCESS (clk)
  BEGIN
    IF rising_edge(clk) THEN
      IF reset = '1' THEN
        Unit_Delay1_out1 <= (OTHERS => '0');
      ELSIF clk_enable = '1' THEN
        Unit_Delay1_out1 <= signed(x_in);
      END IF;
    END IF; 
  END PROCESS Unit_Delay1_process;

Информация о командной строке

Свойство: ResetType

Тип: Вектор символов

Значение: 'async' | 'sync'

По умолчанию: 'async'

Чтобы задать это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.

Для примера можно задать sync как ResetType при генерации HDL-кода для symmetric_fir подсистема внутри sfir_fixed моделировать с использованием любого из этих методов.

Передайте свойство как аргумент в makehdl функция.
```
makehdl('sfir_fixed/symmetric_fir', ... 
        'ResetType','async')
```
Когда вы используете hdlset_paramможно задать параметр на модели, а затем сгенерировать HDL-код используя makehdl.
```
hdlset_param('sfir_fixed','ResetType','async')
makehdl('sfir_fixed/symmetric_fir')
```

См. также

Сброс заданного уровня

Задайте, является ли заданный или активный уровень входного сигнала сброса активным-высоким или активно-низким.

Настройки

По умолчанию: Active-high

Active-high

Укажите, что заданный уровень входного сигнала сброса является активно-высоким. Например, следующий фрагмент кода проверяет, reset ли активно высоко перед заполнением delay_pipeline зарегистрироваться:

Delay_Pipeline_Process : PROCESS (clk, reset)
BEGIN
  IF reset = '1' THEN
    delay_pipeline(0 TO 50) <= (OTHERS => (OTHERS => '0'));
.
.
.

Active-low

Задайте, что заданный уровень входного сигнала сброса является активно-низким. Например, следующий фрагмент кода проверяет, reset ли активен низко перед заполнением delay_pipeline зарегистрироваться:

Delay_Pipeline_Process : PROCESS (clk, reset)
BEGIN
  IF reset = '0' THEN
    delay_pipeline(0 TO 50) <= (OTHERS => (OTHERS => '0'));
.
.
.

Зависимость

Если вы вводите логическое высокое значение в Reset input port, чтобы сбросить регистры в своём проекте, установите Reset asserted level равным Active-high. если вы вводите в Reset input port логическое низкое значение, чтобы сбросить регистры в проекте, установите Reset asserted level равным Active-low.

Информация о командной строке

Свойство: ResetAssertedLevel

Тип: Вектор символов

Значение: 'active-high' | 'active-low'

По умолчанию: 'active-high'

Например, вы можете задать это свойство при генерации HDL-кода для symmetric_fir подсистема внутри sfir_fixed моделировать с использованием любого из этих методов.

Использовать hdlset_param чтобы задать параметр на модели. Затем сгенерируйте HDL-код, используя makehdl.
```
hdlset_param('sfir_fixed','ResetAssertedLevel','active-high')
makehdl('sfir_fixed/symmetric_fir')
```
Передайте свойство как аргумент в makehdl функция.
```
makehdl('sfir_fixed/symmetric_fir','ResetAssertedLevel','active-high')
```

См. также

Сброс входного порта

Введите имя входного порта сброса в сгенерированном HDL-коде.

Настройки

По умолчанию: reset

Введите вектор символов для имени входного порта сброса в сгенерированном HDL-коде.

Для примера, если вы переопределяете значение по умолчанию на 'chip_reset' для генерирующей системы myfilter, сгенерированная декларация сущности может выглядеть следующим образом:

ENTITY myfilter IS
   PORT( clk             :  IN  std_logic;
         clk_enable      :  IN  std_logic;
         chip_reset      :  IN  std_logic;
         myfilter_in     :  IN  std_logic_vector (15 DOWNTO 0); 
         myfilter_out    :  OUT std_logic_vector (15 DOWNTO 0); 
         );
END myfilter;

Если вы задаете VHDL^® или Verilog^® зарезервированное слово, генератор кода добавляет зарезервированное слово postfix string для формирования допустимого идентификатора VHDL или Verilog. Для примера, если вы задаете зарезервированное слово signal, получившаяся строка имени будет signal_rsvd.

Зависимость

Если вы задаете активный-высокий для Reset asserted level, входной сигнал сброса утверждается активный-высокий. Чтобы сбросить регистры в сущности, входное значение в Reset input port должно быть высоким. Если вы задаете active-low для Reset asserted level, входной сигнал сброса утверждается active-low. Чтобы сбросить регистры в сущности, входное значение в Reset input port должно быть низким.

Информация о командной строке

Свойство: ResetInputPort

Тип: Вектор символов

Значение: Допустимый идентификатор на целевом языке

По умолчанию: 'reset'

Передайте свойство как аргумент в makehdl функция.

makehdl('sfir_fixed/symmetric_fir', ... 
        'ResetInputPort','rstx')

Когда вы используете hdlset_paramможно задать параметр на модели, а затем сгенерировать HDL-код используя makehdl.
```
hdlset_param('sfir_fixed','ResetInputPort','rstx')
makehdl('sfir_fixed/symmetric_fir')
```

Документация