Можно сгенерировать HDL Testbench для подсистемы или модели-ссылки, которые вы задаете в Simulink® модель. Кодер генерирует HDL- испытательного стенда, запустив симуляцию Simulink, чтобы захватить вход вектора и ожидаемые выходы данные для вашего DUT.
HDL Coder™ запишет стимул DUT и справочные данные из вашего MATLAB® или симуляция Simulink в файлы данных (.dat).
Во время симуляции HDL HDL- испытательного стенда считывает сохраненный стимул от .dat файлы. Испытательный стенд сравнивает фактический вывод DUT с ожидаемым выходом, который также сохраняется в файлах .dat. После генерации кода в окне сообщения отображаются ссылки на файлы данных испытательного стенда.
Эталонные данные задерживаются на один такт в средстве просмотра формы сигнала по сравнению с генерацией испытательного стенда по умолчанию из-за задержки чтения данных из файлов.
Кодер сохраняет стимулы и эталонные данные для каждого входа и выхода DUT в отдельном файле данных испытательного стенда (.dat), за следующими исключениями:
Два файла сгенерированы для действительной и мнимой частей комплексных данных.
Входные данные Constant DUT записываются на испытательный стенд как константы.
Векторные входные или выходные данные сохраняются как один файл.
Если у вас есть типы данных double, single или enumeration на входах и выходах DUT, данные моделирования генерируются как константы в тестовом стендовом коде, вместо записи данных моделирования в файлы.
Можно сгенерировать стимул испытательного стенда и эталонные данные как константы в тестовом стендовом коде вместо использования file ввод-вывод. Симуляция долгого испытательного стенда, которая использует константы, требует большей памяти, чем испытательный стенд, которая использует файловые вводы-выводы.
Если ваши входы или выходы DUT используют типы данных, которые не поддерживаются для ввода-вывода файлов, генерация испытательного стенда автоматически генерирует данные как константы. Для получения дополнительной информации смотрите Испытательный стенд Data Type Limitations.
Чтобы сгенерировать испытательный стенд, которая использует константы:
В HDL Code Generation Set Code Generation Options > Set Testbench Options > Use file I/O to read/write test bench data очистите и нажмите Apply.
В задаче HDL Code Generation > Generate RTL Code and Testbench выберите Generate RTL testbench и нажмите Apply.
Чтобы сгенерировать испытательный стенд, которая использует константы, используйте UseFileIOInTestBench параметр с makehdltb.
Для примера сгенерировать Verilog® протестировать стенд при помощи констант для подсистемы DUT, sfir_fixed/symmetric_fir, введите:
makehdltb('sfir_fixed/symmetric_fir','TargetLanguage','Verilog',... 'UseFileIOInTestBench','off');