Когда вы генерируете HDL-код с HDL- Coder™, вы также можете опционально сгенерировать испытательный стенд. Кодер также генерирует скрипты build-and-run для заданных вами Симуляторов HDL. Опции испытательного стенда:
HDL испытательного стенда - HDL- испытательного стенда, который включает сгенерированный HDL DUT и файлы, содержащие входные и выходные данные вектора. Этот испытательный стенд проверяет сгенерированный HDL DUT на тестовые векторы, сгенерированные вашим Simulink® модель. См. Испытательный стенд Генерации.
Модель косимуляции - модель Simulink, которая включает блок HDL Cosimulation, который запускает ваш сгенерированный HDL-код в Симулятор HDL. Модель также включает вашу исходную генерацию стимула Simulink, вашу поведенческую модель и любые блоки для отображения или анализа выходных данных. Модель сравнивает вывод блока HDL Cosimulation с выходом исходной подсистемы. См. «Генерация модели косимуляции».
SystemVerilog DPI испытательного стенда - HDL- испытательного стенда, который включает сгенерированный HDL-DUT и сгенерированный C-язычный компонент. Компонент C создает входные раздражители и запускает поведенческую модель подсистемы DUT. Испытательный стенд использует интерфейс прямого программирования (DPI), чтобы запустить компонент C в симуляции HDL. Этот испытательный стенд проверяет сгенерированный HDL DUT на соответствие C-представлению исходной модели Simulink. См. «Проверка HDL- Проекта с использованием DPI- Испытательного стенда SystemVerilog».
Цикл - модель Simulink, которая включает блок FPGA-in-the-Loop, который взаимодействует с вашим HDL- проекта во время работы на плате FPGA. Модель также включает вашу исходную генерацию стимула Simulink, вашу поведенческую модель и любые блоки для отображения или анализа выходных данных. Модель сравнивает вывод блока FPGA-in-the-Loop с выходом исходной подсистемы. Смотрите Simulation FIL с HDL Workflow Advisor для Simulink (HDL Verifier).
Выберите опции испытательного стенда в HDL Workflow Advisor по пути HDL Code Generation > Set Testbench Options или в диалоговом окне Параметры конфигурации модели (Model Configuration Parameters) по пути HDL Code Generation > Test Bench. Кроме того, для доступа из коммандной строки выберите испытательный стенд, используя свойства makehdltb.
Для цикл выберите целевой рабочий процесс в HDL Workflow Advisor в разделе Set Target > Set Target Device and Synthesis Tool. Затем выберите FPGA и инструмент синтеза. Можно также сгенерировать модель цикл для существующего HDL-кода при помощи FPGA-in-the-Loop Wizard (HDL Verifier).
| Испытательный стенд | Требования к лицензии | Профессионалы | Недостатки |
|---|---|---|---|
| HDL- испытательного стенда |
|
| |
| Модель косимуляции |
|
| |
| DPI- испытательного стенда SystemVerilog |
|
|
|
| Цикл |
|
|
|
