Генерация HDL-кода ускоряет разработку проектов специализированных интегральных схем (ASIC) и полевых программируемых массивов управления ключами (FPGA) путем преодоления разрыва между разработкой системы и разработкой оборудования.
Традиционно разработчики систем и разработчики оборудования используют для разработки созданий фильтра такие языки описаний оборудования (HDL), как VHDL и Verilog. HDL обеспечивают проверенный метод для оборудования разработки, но создания фильтра кодирования являются трудоемким. Кроме того, алгоритмы и разработки системы, созданные с использованием HDL, трудно анализировать, исследовать и совместно использовать.
Рабочий процесс Filter Design HDL Coder™ автоматизирует реализацию проектов в HDL. Во-первых, используя функции DSP System Toolbox™ (приложения, фильтрация системных объектов), архитектор или дизайнер разрабатывает алгоритм фильтра, предназначенный для оборудования. Затем используйте диалоговое окно Generate HDL (fdhdltool) или инструмент командной строки (generatehdl) Filter Design HDL Coder, дизайнер конфигурирует опции генерации кода и генерирует VHDL или Verilog реализацию проекта. Дизайнеры могут легко изменять эти проекты и делиться ими между командами в HDL или MATLAB® форматы.
Сгенерированный HDL-код придерживается чистого, читаемого стиля кодирования. Необязательный сгенерированный испытательный стенд HDL подтверждает, что сгенерированный код ведет себя должным образом и может ускорить реализацию испытательного стенда уровня системы. Дизайнеры могут также использовать программное обеспечение Filter Design HDL Coder, чтобы автоматически генерировать тестовые сигналы и проверять модели на соответствие стандартным исходным проектам.
Этот рабочий процесс позволяет дизайнерам подстраивать алгоритмы и модели посредством быстрого прототипирования и экспериментов, при этом уделяя меньше времени реализации HDL.
fdhdltool | filterBuilder | filterDesigner | generatehdl