FIL- Симуляции с HDL Workflow Advisor для Simulink

Шаг 1: Запустите HDL Workflow Advisor

Следуйте инструкциям для вызова HDL Workflow Advisor. См. раздел Начало работы с HDL Workflow Advisor (HDL Coder).

Примечание

Для генерации HDL-кода с помощью HDL Workflow Advisor необходимо иметь лицензию на HDL Coder™.

Шаг 2: Установите целевую и целевую частоту

На шаге 1 Set Target нажмите 1.1 Set Target Device and Synthesis Workflow и выполните следующее:

  1. Выберите FPGA-in-the-Loop из раскрывающегося списка на Target Workflow.

  2. В раскрывающемся списке Target Platform выберите плату разработок. Family, Device, Package и Speed заполняются HDL Workflow Advisor. Если вы еще не загрузили пакет поддержки платы HDL Verifier™ FPGA, выберите Get more boards. А после загрузки пакета поддержки платы FPGA вернитесь к этому шагу.

  3. Для Folder введите имя папки, в которую нужно сохранить файлы проекта. Значение по умолчанию является hdl_prj в текущей рабочей папке.

После выбора целевого значения FIL на шаге 1.1 нажмите кнопку 1.2 Set Target Frequency.

  1. Установите Target Frequency (MHz) тактовой частоты вашего проекта, реализованной на FPGA. Доступная область значений частот показана в параметре Frequency Range (MHz). Для Intel® платы и Xilinx® boards, Workflow Advisor проверяет требуемую частоту по сравнению с возможными для запрашиваемой платы. Если запрошенная частота невозможна для этой платы, Workflow Advisor возвращает ошибку и предлагает альтернативную частоту. Для Xilinx Vivado®-поддерживаемые платы или PCI Express® системные платы, советник по рабочим процессам не может проверить частоту. Инструменты синтеза делают максимальную попытку с требуемой частотой, но могут выбрать альтернативную частоту, если заданная частота не была достижима. Значение по умолчанию является 25 МГц.

Шаг 3: Подготовьте модель для генерации HDL-кода

На этапе 2, Prepare Model for HDL Code Generation, выполните шаги 2.1-2.4, как описано в Prepare Model For HDL Code Generation Overview (HDL Coder).

В сложение выполните шаг 2.5 Check FPGA-in-the-Loop Compatibility, чтобы убедиться, что модель совместима с FIL.

Шаг 4: Генерация HDL-кода

На этапе 3, HDL Code Generation, выполните шаги 3.1 и 3.2, как описано в Генерацию HDL-кода Overview (HDL Coder).

Шаг 5: Установите опции цикл

На шаге 4.1, Set FPGA-in-the-Loop Options, измените эти опции, если необходимо:

  • FPGA-in-the-Loop Connection: Метод соединения симуляции FIL. Опции в раскрывающемся меню обновляются в зависимости от методов подключения, поддерживаемых для выбранной целевой платы. Если целевая плата и HDL Verifier поддерживают подключение, можно выбрать Ethernet, JTAG, или PCI Express.

  • Board Address:

    При выборе соединения Ethernet можно при необходимости настроить IP-адрес и MAC-адрес платы.

    ОпцияИнструкции
    Board IP address

    Используйте эту опцию для настройки IP-адреса платы, если он не является IP-адресом по умолчанию (192.168.0.2).

    Если IP-адрес платы по умолчанию (192.168.0.2) используется другим устройством или вам нужна другая подсеть, измените IP-адрес платы в соответствии со следующими рекомендациями:

    • Адрес подсети, обычно три первых байта IP-адреса платы, должен совпадать с адресом подсети IP-адреса хоста.

    • Последний байт IP-адреса платы должен отличаться от последнего байта IP-адреса узла.

    • IP-адрес платы не должен конфликтовать с IP-адресами других компьютеров.

      Например, если IP-адрес хоста 192.168.8.2, то можно использовать 192.168.8.3, при наличии.

    Board MAC address

    В большинстве случаев вам не нужно менять MAC-адрес платы. Если вы подключите несколько плат разработки FPGA к одному хосту-компьютеру, измените MAC-адрес платы для любых дополнительных плат так, чтобы каждый адрес был уникальным. Для каждой платы необходимо иметь отдельный сетевой адаптер.

    Для изменения MAC-адреса платы щелкните в поле Board MAC address. Укажите адрес, отличный от адреса любого другого устройства, подключенного к компьютеру. Для получения MAC-адреса системной платы для конкретной платы разработки FPGA см. метку, проставленную на плате, или ознакомьтесь с документацией по продукту.

  • Specify additional source files for the HDL design:

    Укажите дополнительные исходные файлы для DUT, используя Add. Чтобы (опционально) отобразить полные пути к исходным файлам, установите флажок под названием Show full paths to source files. HDL Workflow Advisor пытается идентифицировать тип исходного файла. Если тип файла неправильен, можно изменить его, выбрав из выпадающего списка File Type.

FIL по Ethernet

FIL по JTAG

FIL Over PCI Express

Шаг 6: Сгенерируйте файл программирования FPGA и модель цикл

На шаге 4.2, Build FPGA-in-the-Loop, нажмите Run this task.

В процессе сборки происходят следующие действия:

  • HDL Workflow Advisor генерирует блок FIL, названный в честь модуля верхнего уровня, и помещает его в новую модель. Следующий рисунок показывает пример новой модели, содержащей блок FIL.

  • После генерации новой модели HDL Workflow Advisor открывает командное окно:

    • В этом окне программное обеспечение проекта FPGA выполняет синтез, подгонку, PAR и генерацию файлов программирования FPGA.

    • Когда процесс завершается, сообщение в командном окне предлагает вам закрыть окно.

  • HDL Workflow Advisor создает тестовую модель стенда вокруг сгенерированного блока FIL.

Шаг 7: Загрузка файла программирования на FPGA

Убедитесь, что ваша плата разработки FPGA установлена, включена и подключена к вашей машине в соответствии с документацией производителя платы. Затем выполните следующие шаги для программирования FPGA:

  1. Дважды кликните блок FIL в Simulink® модель, чтобы открыть маску блока.

  2. На вкладке Main нажмите Load, чтобы загрузить программный файл в FPGA.

    Процесс загрузки может занять несколько минут, в зависимости от того, насколько велика подсистема. Для очень больших подсистем процесс может занять час или больше времени.

Дополнительные советы по устранению неполадок см. в разделе Загрузка файла программирования в FPGA.

Шаг 8: Запустите симуляцию

В Simulink, на вкладке Simulation, нажмите Run. Результаты симуляции FIL должны совпадать с результатами образца модели Simulink или исходного HDL-кода.

Примечание

Относительно инициализации: Simulink начинается со времени 0 каждый раз, что означает, что ОЗУ в Simulink инициализируется в нуль. Однако в оборудовании это не верно. Если в проекте есть оперативная память, первая симуляция будет соответствовать Simulink, но любые последующие запуски могут не совпадать.

Обходным путем является перезагрузка битового потока FPGA перед повторным выполнением симуляции. Для этого нажмите Load на маске блока FIL.

HDL Verifier документация

Поддержка

Для просмотра документации необходимо авторизоваться на сайте