Откройте мастер цикл, выбрав один из следующих методов вызова:
В командном окне MATLAB введите следующее:
>> filWizard
В Simulink® панель инструментов, на вкладке Apps, под Code Verification, Validation and Test нажмите FIL Wizard.
Чтобы восстановить предыдущий сеанс, используйте следующую команду:
filWizard('./Subsystem_fil/Subsystem_fil.mat')
На FIL Options странице:
FIL Simulation: Выбор Simulink.
Board Name: Выберите плату разработки FPGA. Если вы еще не загрузили пакет поддержки платы HDL Verifier™ FPGA, см. Загрузку пакета поддержки платы FPGA. (Если вы не видите никаких перечисленных плат, то вы еще не загрузили пакет поддержки). Если вы планируете самостоятельно определить пользовательскую плату, см. раздел Индивидуальную настройку платы FPGA.
FPGA-in-the-Loop Connection: Метод соединения симуляции FIL. Опции в раскрывающемся меню обновляются в зависимости от методов подключения, поддерживаемых для выбранной целевой платы. Если целевая плата и HDL Verifier поддерживают подключение, можно выбрать Ethernet, JTAG, или PCI Express.
Advanced Options:
При выборе соединения Ethernet можно при необходимости настроить IP-адрес и MAC-адрес платы.
| Опция | Инструкции |
|---|---|
| Board IP address | Используйте эту опцию для настройки IP-адреса платы, если он не является IP-адресом по умолчанию (192.168.0.2). Если IP-адрес платы по умолчанию (192.168.0.2) используется другим устройством или вам нужна другая подсеть, измените IP-адрес платы в соответствии со следующими рекомендациями:
|
| Board MAC address | В большинстве случаев вам не нужно менять MAC-адрес платы. Если вы подключите несколько плат разработки FPGA к одному хосту-компьютеру, измените MAC-адрес платы для любых дополнительных плат так, чтобы каждый адрес был уникальным. Для каждой платы необходимо иметь отдельный сетевой адаптер. Для изменения MAC-адреса платы щелкните в поле Board MAC address. Укажите адрес, отличный от адреса любого другого устройства, подключенного к компьютеру. Для получения MAC-адреса системной платы для конкретной платы разработки FPGA см. метку, проставленную на плате, или ознакомьтесь с документацией по продукту. |
FPGA system clock frequency (MHz): Введите целевую тактовую частоту. Для плат Intel и плат, поддерживаемых Xilinx ISE, filWizard проверяет требуемую частоту по возможностям для запрашиваемой платы. Если требуемая частота невозможна для этой платы, filWizard возвращает ошибку и предлагает альтернативную частоту. Для плат, поддерживаемых Xilinx Vivado, или PCI Express® платы, filWizard не может проверить частоту. Инструменты синтеза делают максимальную попытку с требуемой частотой, но могут выбрать альтернативную частоту, если заданная частота не была достижима. Значение по умолчанию является 25 МГц.
Нажмите Next.
На Source Files странице:
Задайте проект HDL, которая будет косимулирована в FPGA. Эти файлы являются HDL-файлами проекта, подлежащими проверке на плате FPGA.
Укажите исходные файлы нажав Add. Выберите файлы в диалоговом окне выбора файлов.
Мастер FIL пытается идентифицировать типы исходных файлов. Если любой из типов файлов не является тем, что вы ожидаете, можно изменить его, выбрав из выпадающего списка File Type. Допустимые типы файлов:
VHDL®
Verilog®
Netlist
Скрипт TCL
Ограничения
Другие
«Другие» означают следующее:
Для Intel файлы указаны как Other добавляются к проекту FPGA, но не влияют на сгенерированный блок. Для примера можно поместить некоторые комментарии в readme и включить его в этот список файлов.
Для Xilinx файлы указаны как Other может быть любым файлом, принятым Xilinx ISE. ISE просматривает расширение файла, чтобы определить, как использовать этот файл. Для примера, если вы добавляете foo.vhd в список и укажите его следующим OtherISE обрабатывает файл как VHDL-файл.
Укажите, какой файл содержит HDL-файл верхнего уровня.
Установите флажок в строке HDL- файла, содержащей HDL-модуль верхнего уровня в столбце под названием Top-level. Мастер FIL автоматически заполняет Top-level module name поле именем выбранного HDL- файла. Если имя модуля верхнего уровня и имя файла не совпадают, можно вручную изменить имя модуля верхнего уровня в этом диалоговом окне. Перед продолжением укажите имя модуля верхнего уровня.
(Необязательно) Чтобы отобразить полные пути к исходным файлам, установите флажок «Show full paths to source files».
Нажмите Next.
На DUT I/O Ports странице:
Проверьте список портов. Мастер FIL анализирует HDL-модуль верхнего уровня, получая все порты ввода-вывода и отображая их в таблице Порты ввода-вывода DUT. Анализатор пытается определить типы портов по именам портов. Затем мастер отобразит эти сигналы в разделе «Тип порта».
Убедитесь, что все входные/выходные/сбросные порты/часы отображены как вы ожидаете. Если анализатор присвоил неправильный тип порта для любого порта, можно вручную изменить сигнал. Для синхронного проекта задайте Часы, Сброс или, при желании, сигнал включения Часы. Типы портов, указанные в этой таблице, должны совпадать с типами в HDL-коде. Должен быть по крайней мере один выходной порт.
Выберите Manually enter port information, чтобы добавить или удалить сигналы.
Щелкните Regenerate, чтобы перезагрузить таблицу с исходными определениями портов (из HDL-кода).
Нажмите Next.
На Output Types странице:
Задайте типы выходных данных. Мастер присваивает типы данных. Если какой-либо выход данных не является тем, что вы ожидаете, вручную измените тип.
Выберите из:
Fixedpoint
Integer
Logical
Тип данных может зависеть от заданной ширины бита.
Можно задать тип выхода, который будет Signed, Unsigned, или Fraction Length.
Нажмите Next.
На Build Options странице :
Укажите папку для файлов выхода. Можно использовать опцию по умолчанию. Обычно по умолчанию это подпапка, названная в честь модуля верхнего уровня, расположенная под текущей папкой.
В Summary отображаются местоположения файла проекта ISE и файла программирования FPGA. Эти два файла могут понадобиться для расширенных операций с маской блоков FIL.
Щелкните Build, чтобы инициировать генерацию блоков FIL.
Мастер FIL генерирует блок FIL, названный в честь модуля верхнего уровня, и помещает его в новую модель.
Мастер FIL открывает командное окно.
В этом окне программное обеспечение проекта FPGA выполняет синтез, подгонку, PAR и генерацию файлов программирования FPGA.
Когда процесс завершается, сообщение в командном окне предлагает вам закрыть окно.
В вашей модели замените подсистему DUT на блок FIL, сгенерированный в новой модели. Сохраните модель под другим именем. Затем можно использовать исходную модель в качестве образца модели.
Если вы сгенерировали свой блок FIL из HDL Workflow Advisor, вряд ли вам потребуется настроить какие-либо настройки на блоке FIL. Если вы сгенерировали блок FIL с помощью мастера FIL, можно настроить некоторые параметры. Инструкции по корректировке настроек блоков FIL см. в FIL Simulation.
Инструкции по системной плате Intel для Linux
Убедитесь, что ваша плата разработки FPGA настроена, включена и подключена к вашей машине с помощью кабеля JTAG. Программирование использует интерфейс JTAG, даже если вы выбираете другое соединение для симуляции.
Выполните следующие шаги для программирования FPGA:
Дважды кликните блок FIL в модели Simulink, чтобы открыть маску блока.
На вкладке Main щелкните Load, чтобы загрузить программный файл в FPGA через кабель JTAG.
Процесс загрузки может занять от нескольких минут до нескольких минут или дольше, в зависимости от того, насколько велика подсистема. Иногда процесс может занять полтора часа или больше для больших подсистем.
Окно сообщения указывает, когда файл программирования FPGA загружен должным образом. Нажмите OK.
В Simulink запустите модель, которая включает в себя блок FIL Simulation. Результаты симуляции FIL должны совпадать с результатами образца модели Simulink или исходного HDL-кода.
Примечание
Инициализация ОЗУ: Simulink начинается со времени 0 каждый раз, что означает, что ОЗУ в модели Simulink инициализируется в нуль для каждого запуска. Однако это предположение не верно в оборудовании. ОЗУ в ПЛИС удерживает свое значение от конца одной симуляции до начала следующей. Если в проекте есть оперативная память, первая симуляция соответствует Simulink, но последующие запуски могут не совпадать. Обходным путем является перезагрузка битового потока FPGA перед повторным запуском симуляции. Чтобы перезагрузить битовый поток, щелкните Load на маске блока FIL.
