Документация

Обзор представления времени симуляции

Представление времени симуляции значительно отличается между Симулятором HDL и Simulink^®. Каждое приложение имеет свой собственный механизм синхронизации, и программное обеспечение верификации должно синхронизировать времена симуляции между ними.

В симуляторе HDL модуль измерения времени симуляции упоминается как такт. Длительность такта определяется пределом разрешения Симулятора HDL. Разрешение по умолчанию предела 1 нс, но может варьироваться в зависимости от симулятора.

Simulink поддерживает время симуляции как значение двойной точности, масштабируемое до секунд. Это представление включает моделирование как непрерывных, так и дискретных систем.

Отношение между Simulink и Симулятором HDL временем влияет на следующие аспекты симуляции:

Во время прогона симуляции Simulink сообщает текущее время симуляции симулятору HDL на каждом промежуточном шаге. (Промежуточный шаг соответствует временному хиту Simulink. На каждом промежуточном шаге новые значения применяются к входным портам, или выходные порты дискретизируются.)

Чтобы привести симулятор HDL в соответствие с Simulink во время косимуляции, необходимо преобразовать дискретизированное время Simulink во время симулятора HDL (тактов) и позволить HDL-симулятору запускаться для вычисленного количества тактов.

Определение отношений Simulink и Симулятора HDL Timing

Различия в представлении времени симуляции могут быть согласованы одним из двух способов с помощью интерфейса HDL- Verifier™:

Установка режима синхронизации с HDL Verifier

Панель Timescales диалогового окна параметров блоков HDL Cosimulation задает соответствие между одной секундой времени Simulink и некоторой величиной времени симулятора HDL. Такое количество времени симулятора HDL может быть выражено одним из следующих способов:

Панель Timescales позволяет вам выбрать оптимальное соотношение времени между Simulink и Симулятором HDL либо путем ввода Симулятора HDL эквивалента, либо путем разрешения HDL Verifier вычислить шкалу времени для вас.

Можно выбрать, чтобы HDL Verifier вычислял шкалу времени во время установки параметров в диалоговом окне блока, нажав на опцию Timescale, затем щелкнув Determine Timescale Now или можно получить HDL Verifier вычислить шкалу времени, когда симуляция начинается путем выбора Automatically determine timescale at start of simulation.

Следующий рисунок показывает настройки по умолчанию панели Timescales (пример показан для использования с ModelSim).

Инструкции по установке режима синхронизации вручную или с помощью диалогового окна Timescales см. на панели Timescales в HDL Cosimulation вхождении блока.

Автоматическое определение временных отношений

Чтобы программное обеспечение HDL Verifier рассчитало отношение времени для вас:

Относительный режим синхронизации

Относительный режим синхронизации задает следующее соответствие один к одному между временем симуляции в Simulink и Симулятор HDL:

Эта корреспонденция выполняется независимо от Симулятора HDL временного разрешения.

Следующий псевдокод показов, как модули времени Simulink преобразуются в Симулятор HDL тактов:

InTicks = N * tInSecs

где InTicks является Симулятор HDL временем в такты, tInSecs время Simulink в секундах и N является шкала фактором.

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY inverter IS PORT (
  
  inport : IN  std_logic_vector := "11111111";
  outport: OUT std_logic_vector := "00000000";
  clk:IN  std_logic
);
END inverter;

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ARCHITECTURE behavioral OF inverter IS
BEGIN
  PROCESS(clk)
  BEGIN
    IF (clk'EVENT AND clk = '1') THEN
        outport <= NOT inport;
    END IF;
  END PROCESS;
END behavioral;

module inverter_clock_vl(sin, sout,clk);

input [7:0] sin;
output [7:0] sout;
input clk;
reg [7:0] sout;


always @(posedge clk) 
  sout <= ! (sin);
endmodule

Абсолютный режим синхронизации

Режим абсолютного времени позволяет вам задать отношение времени между Simulink и Симулятором HDL с точки зрения абсолютных временных модулей и шкалы фактора:

В режиме абсолютной синхронизации все шаги расчета и тактовые периоды в Simulink квантуются, чтобы Симулятор HDL тактов. Следующий псевдокод иллюстрирует преобразование:

tInTicks = tInSecs * (tScale / tRL)

где:

Например, учитывая настройку панели Timescales 1 с и ограничение разрешения HDL-симулятора 1 нс, время расчета выходного порта 12 нс будет преобразовано в метки деления следующим образом:

			tInTicks = 12ns * (1s / 1ns) = 12
 	

Факторы об использовании режима синхронизации

При установке режима шкалы времени, возможно, потребуется выбрать настройку исходя из следующих факторов.

Настройка HDL Cosimulation блокировка портов Шагов расчета

В целом Simulink обрабатывает шаг расчета для портов блока HDL Cosimulation следующим образом:

Если вы разрабатываете модель для косимуляции в относительном режиме синхронизации, примите во внимание следующее руководство по шагу расчета: