Ускорение обработки видео с использованием цикл
Этот пример использует симуляцию цикл (FIL), чтобы ускорить симуляцию обработки видео с Simulink ® путем добавления FPGA. Показанный процесс анализирует простую систему, которая точит вход видео RGB со скоростью 24 системой координат в секунду.
Этот пример использует Computer Vision Toolbox™ в сочетании с HDL- Coder™ и HDL- Verifier™, чтобы показать рабочий процесс проекта для реализации симуляции FIL.
Инструменты, необходимые для запуска этого примера:
Программное обеспечение для проекта FPGA (Xilinx ® ISE ® или Vivado ® или программное обеспечение Intel ® Quartus ® Prime)
Одна из поддерживаемых плат разработки и аксессуаров FPGA (платы ML403, SP601, BeMicro SDK и Cyclone III Starter Kit в данном примере не поддерживаются). Дополнительные сведения о поддерживаемом оборудовании см. в разделе Поддерживаемые устройства FPGA для верификации FPGA.
Для подключения с использованием Ethernet: Gigabit Ethernet Adapter, установленный на хост-компьютер, перекрестный кабель Gigabit Ethernet
Для подключения с использованием JTAG: USB Blaster I или II кабель и драйвер для плат Altera FPGA. Кабель Digilent ® JTAG и драйвер для плат Xilinx FPGA.
Для подключения с помощью платы PCI Express ®: FPGA, установленной в паз PCI Express хост-компьютера.
MATLAB ® и программное обеспечение для проекта FPGA могут быть либо локально установлены на вашем компьютере, либо на сетевом доступном устройстве. Если вы используете программное обеспечение из сети, вам понадобится второй сетевой адаптер, установленный на вашем компьютере, чтобы обеспечить частную сеть для платы разработки FPGA. Чтобы узнать, как установить сетевой адаптер, обратитесь к руководствам по оборудованию и сетям вашего компьютера.
1. Откройте и выполните модель Simulink
Откройте модель и запустите симуляцию для 0.21.
Из-за большого количества данных для обработки, симуляция не свободно. Мы улучшим скорость симуляции в следующих шагах, используя цикл.
2. Сгенерируйте HDL-код
Сгенерируйте HDL-код для подсистемы потоковой резкости видео путем выполнения следующих шагов:
а. Щелкните правой кнопкой мыши по маркированному блоку Streaming 2-D FIR Filter.
б. Выберите HDL-код > Сгенерировать HDL для подсистемы в контекстном меню.
Также можно сгенерировать HDL-код, введя следующую команду в подсказке MATLAB:
makehdl('fil_videosharp_sim/Streaming 2-D FIR Filter')
Если вы не хотите генерировать HDL-код, можно использовать предварительно сгенерированный HDL- файлов, расположенный в videosharp_hdlsrc папка.
3. Настройка программного обеспечения Проект
Перед использованием цикл убедитесь, что ваше системное окружение настроено правильно для доступа к программному обеспечению проекта FPGA. Вы можете использовать функцию hdlsetuptoolpath, чтобы добавить Xilinx Vivado или Intel Quartus Prime к системному пути для текущего сеанса работы с MATLAB.
Для плат Xilinx FPGA выполните команду
hdlsetuptoolpath('ToolName', 'Xilinx Vivado', 'ToolPath', 'C:\Xilinx\Vivado\2019.2\bin');
Этот пример предполагает, что исполняемый файл Xilinx Vivado расположен на C :\Xilinx\Vivado\2019.2\bin. Замените на фактическое исполняемое местоположение, если оно отличается.
Для системных плат Intel, запуска
hdlsetuptoolpath('ToolName','Altera Quartus II','ToolPath','C:\Intel\quartus\18.1\bin64');
Этот пример предполагает, что исполняемый файл Intel Quartus Prime расположен на C :\Intel\quartus\18.1\bin64. Замените на фактическое исполняемое местоположение, если оно отличается.
4. Выполняйте FPGA-in-the-Loop Wizard
Введите следующую команду в подсказке MATLAB для запуска Мастера FIL:
filWizard;
4.1 Аппаратные опции
Выберите плату в списке плат.
4.2 Исходные файлы
A. Добавьте ранее сгенерированные исходные файлы HDL для Streaming Video Sharpening подсистема.
б. Выберите Streaming_2_D_FIR_Filter.vhd как файл верхнего уровня.
4.3 Порты ввода-вывода DUT
Не изменяйте ничего в этом представлении.
4.4 Опции сборки
A. Выберите выход папку.
б. Нажмите Build, чтобы создать блок FIL и файл программирования FPGA.
В процессе сборки происходят следующие действия:
Блок FIL с именем Streaming_2_D_FIR_Filter генерируется в новой модели. Не закрывайте эту модель.
После генерации новой модели Мастер FIL открывает командное окно, где программное обеспечение для проекта FPGA выполняет синтез, подгонку, месторасположение, анализ времени и генерацию файлов программирования FPGA. Когда процесс проекта программного обеспечения FPGA закончен, сообщение в командном окне позволяет вам знать, что вы можете закрыть окно. Закройте окно.
c. Закройте модель fil_videosharp_sim.slx.
5. Откройте и завершите модель Simulink для FIL
A. Откройте модель fil_videosharp_fpga.slx.
б. Скопируйте в нем ранее сгенерированный блок FIL в fil_videosharp_fpga.slx, где он говорит «Замените это блоком FIL»
6. Сконфигурируйте блок FIL
A. Дважды кликните блок FIL в модели Streaming Video Sharpening with FPGA-in-the-Loop, чтобы открыть маску блока.
б. Нажмите кнопку Загрузка.
c. Нажмите OK, чтобы закрыть маску блока.
7. Запуск симуляции FIL
Запустите симуляцию в течение 10 с и наблюдайте улучшение эффективности.
На этом завершается ускорение обработки видео с использованием примера цикл.