Complex to Real-Imag

Вывод действительной и мнимой частей комплексного входного сигнала

Библиотека:
Simulink/Математические операции
HDL-кодер/математические операции

Описание

Блок Complex to Real-Imag выводит вещественную и/или мнимую часть входного сигнала, в зависимости от настройки параметра Output. Реальные выходы имеют совпадающий тип данных, что и комплексный вход. Входом может быть массив (вектор или матрица) сложных сигналов, в этом случае выходные сигналы являются массивами тех же размерностей. Действительный массив содержит действительные части соответствующих сложных входных элементов. Мнимый выход аналогично содержит мнимые части входных элементов.

Порты

Вход

расширить все

`Port_1` - Входной сигнал
скаляр | вектор | матрица

Комплексный входной сигнал, который блок вычисляет и выводит вещественную и/или мнимую часть.

Выход

расширить все

`Port_1` - Выходной сигнал
скаляр | вектор | матрица

Выходной сигнал, который является действительной и/или мнимой частью входного сигнала. Чтобы выбрать, какая деталь будет выведена, установите параметр Output.

Параметры

расширить все

`Output` - Действительные и/или мнимые выходные спецификации
`Real and imag` (по умолчанию) | `Real` | `Imag`

Задайте, является ли выход действительной и/или мнимой частью входного сигнала.

Информация о командной строке

Параметр: Output

Тип: Вектор символов

Значения: 'Real and imag' | 'Real' | 'Imag'

По умолчанию: 'Real and imag'

`Sample time` - Задайте время расчета как значение, отличное от `-1`
`-1` (по умолчанию) | скалярный вектор |

Задайте шаг расчета как значение, отличное от -1. Для получения дополнительной информации см. Раздел «Задание шага расчета».

Зависимости

Этот параметр не отображается, если он явно не установлен на значение, отличное от -1. Для получения дополнительной информации смотрите Блоки, для которых шаг расчета не рекомендован.

Программное использование

Параметры блоков: SampleTime

Тип: Вектор символов

Значения: скаляр или вектор

По умолчанию: '-1'

Примеры моделей

Основные операции сигнала переменного размера

Как могут быть сгенерированы сигналы переменного размера. Он также иллюстрирует некоторые операции, которые могут быть применены к ним. Цель этого примера состоит в том, чтобы ввести основные операции, сопоставленные с сигналами переменного размера.

Откройте модель

Measure Frequency Response by Using Spectrum Analyzer

Измерьте частотную характеристику с помощью спектрального анализатора

Эмулируйте спектральный анализатор, который измеряет частотную характеристику системы непрерывного времени, управляемой комплексным синусоидальным сигналом. В этой модели Simulink ® блок Plant описывает резонансную систему второго порядка вида

Характеристики блоков

Типы данных	`Boolean` \| `double` \| `fixed point` \| `integer` \| `single`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`yes`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Комплексные данные

Этот блок поддерживает генерацию кода для сложных сигналов.

Документация

Complex to Real-Imag

Описание

Порты

Вход

`Port_1` - Входной сигнал
скаляр | вектор | матрица

Выход

`Port_1` - Выходной сигнал
скаляр | вектор | матрица

Параметры

`Output` - Действительные и/или мнимые выходные спецификации
`Real and imag` (по умолчанию) | `Real` | `Imag`

Информация о командной строке

`Sample time` - Задайте время расчета как значение, отличное от `-1`
`-1` (по умолчанию) | скалярный вектор |

Зависимости

Программное использование

Примеры моделей

Основные операции сигнала переменного размера

Измерьте частотную характеристику с помощью спектрального анализатора

Характеристики блоков

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Simulink

Поддержка

Документация

Complex to Real-Imag

Описание

Порты

Вход

Port_1 - Входной сигнал скаляр | вектор | матрица

Выход

Port_1 - Выходной сигнал скаляр | вектор | матрица

Параметры

Output - Действительные и/или мнимые выходные спецификации Real and imag (по умолчанию) | Real | Imag

Информация о командной строке

Sample time - Задайте время расчета как значение, отличное от -1 -1 (по умолчанию) | скалярный вектор |

Зависимости

Программное использование

Примеры моделей

Основные операции сигнала переменного размера

Измерьте частотную характеристику с помощью спектрального анализатора

Характеристики блоков

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Simulink

Поддержка

`Port_1` - Входной сигнал
скаляр | вектор | матрица

`Port_1` - Выходной сигнал
скаляр | вектор | матрица

`Output` - Действительные и/или мнимые выходные спецификации
`Real and imag` (по умолчанию) | `Real` | `Imag`

`Sample time` - Задайте время расчета как значение, отличное от `-1`
`-1` (по умолчанию) | скалярный вектор |

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.