.
HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.
Архитектура HDLЭтот блок имеет одну архитектуру HDL по умолчанию.
Свойства блоков| ConstrainedOutputPipeline | Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является 0. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
|
| InputPipeline | Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является 0. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
|
| OutputPipeline | Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является 0. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).
|
ОграниченияВходной сигнал и Threshold параметр должны иметь равный размер. Для примера, если вход является двумерным вектором, Threshold должен также быть двумерным вектором.
.
