Wrap To Zero

Установите выход, чтобы нуль, является ли вход выше порога

Библиотека:
Simulink/Разрывы
HDL-кодер/разрывы

Описание

Блок Wrap To Zero устанавливает выход на нуль, когда вход выше Threshold значения. Когда вход меньше или равен Threshold, тогда выход равен входу.

Порты

Вход

расширить все

`Port_1` - Входной сигнал
скалярный вектор |

Входной сигнал, заданный как скаляр или вектор. Значения сигналов, равные или большие, чем значение Threshold равны нулю.

Выход

расширить все

`Port_1` - Выходной сигнал
скалярный вектор |

Выходной сигнал устанавливается на значение входного сигнала или нуль. Тип данных выходов является совпадающим типом данных как вход.

Совет

Если тип входных данных не может представлять нуль, происходит переполнение параметра. Чтобы обнаружить это переполнение, перейдите на панель Diagnostics > Data Validity диалогового окна Параметров конфигурации и установите для Parameters > Detect overflow значение warning или error.

Параметры

расширить все

Чтобы отредактировать параметры для Wrap to Zero блока, дважды кликните значок блока.

`Threshold` - Порог для вывода нуля
`255` (по умолчанию) | скаляром

Порог значение для установки выхода значения в нуль.

Программное использование

Параметры блоков: Threshold

Тип: Вектор символов

Значения: scalar

По умолчанию: '255'

Характеристики блоков

Типы данных	`Boolean` \| `double` \| `fixed point` \| `integer` \| `single`
Прямое сквозное соединение	`no`
Многомерные сигналы	`yes`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Ограничения

Входной сигнал и Threshold параметр должны иметь равный размер. Для примера, если вход является двумерным вектором, Threshold должен также быть двумерным вектором.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Saturation | Saturation Dynamic

Представлено до R2006a

Документация Simulink

Поддержка

Сообщество Экспонента

Документация

Wrap To Zero

Описание

Порты

Вход

Port_1 - Входной сигнал скалярный вектор |

Выход

Port_1 - Выходной сигнал скалярный вектор |

Параметры

Threshold - Порог для вывода нуля 255 (по умолчанию) | скаляром

Программное использование

Характеристики блоков

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Simulink

Поддержка

`Port_1` - Входной сигнал
скалярный вектор |

`Port_1` - Выходной сигнал
скалярный вектор |

`Threshold` - Порог для вывода нуля
`255` (по умолчанию) | скаляром

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.