Simulink® Design Verifier™ использует формальные методы, чтобы идентифицировать скрытые ошибки проектирования в моделях. Он обнаруживает блоки в модели, которые приводят к целочисленному переполнению, мертвой логике, нарушениям доступа к массиву и делению на нули. Он может официально проверить, что проект соответствует функциональным требованиям. Для каждой ошибки проектирования или нарушения требований он генерирует пример теста симуляции для отладки.
Simulink Design Verifier генерирует тесты для покрытия модели и пользовательские цели, чтобы расширить существующие основанные на требованиях тесты. Эти тесты приводят вашу модель к удовлетворению условия, решения, измененного условия/решения (MCDC) и пользовательских целей покрытия. В дополнение к целям покрытия можно задать пользовательские цели тестирования для автоматического создания основанных на требованиях тестов.
Поддержка отраслевых стандартов доступна через IEC Certification Kit (для IEC 61508 и ISO 26262) и DO Qualification Kit (for DO-178).
Обзор функций и возможностей Simulink Design Verifier, которые помогут вам начать формальную верификацию.
Идентифицируйте скрытые ошибки проектирования в модели с помощью поиска ошибок проектирования анализа.
Анализ простой системной модели управления, который демонстрирует возможности Simulink Design Verifier.
Обзор базового рабочего процесса Simulink Design Verifier.
Записанный вебинар: формальная верификация облегчена с MATLAB и Simulink
Введение в формальную верификацию с помощью Simulink Design Verifier.
Что такое Simulink Design Verifier?
Введение в Simulink Design Verifier.
