Обнаружите целочисленное переполнение ошибки в модели с помощью поиска ошибок проектирования анализа. Simulink ® Design Verifier™ идентифицирует конструкции модели, которые могут привести к целочисленному переполнению, а затем либо доказывает, что целочисленное переполнение не может произойти во время симуляции, либо генерирует тесты, которые демонстрируют целочисленную ошибку переполнения.

Найдите нарушение свойства при помощи анализа Verifier™ свойства Simulink ® Design. Вы моделируете требования безопасности как свойства, а затем проверяете модель проекта на соответствие требованиям.

Сгенерируйте тесты, которые достигают полного покрытия модели. По умолчанию Simulink Design Verifier генерирует тесты, которые удовлетворяют целям за наименьшее количество шагов. Одна из целей тестирования заставляет дискретного интегратора в ПИ-контроллер превысить свой верхний предел. Когда вы запускаете Simulink Design Verifier без ограничений, предел превышается в один шаг, заставляя скорость равняться 500. Ограничение скорости ограничивает значения в тестах от 0 до 100. Это заставляет тесты взять несколько выборки, чтобы превысить предел интегратора.