Exponenta Banner

Поиск ошибок проектирования

Статическое обнаружение ошибок времени выполнения и мертвой логики, вывод областей значений проекта

Обнаружение ошибок проектирования включает мертвую логику, целочисленное переполнение, деление на нули и нарушения свойств и утверждений проекта. Simulink® Design Verifier™ использует формальные методы, чтобы идентифицировать труднодоступные ошибки проектирования в моделях, не требуя обширных тестов или запусков симуляции. Вы используете Simulink Design Verifier, чтобы подсветить блоки в модели, содержащей ошибки проектирования и блоки, которые оказались без них. Для каждого блока с ошибкой вы вычисляете контуры диапазона сигнала и генерируете тестовый вектор, который воспроизводит ошибку в симуляции.

Часто просматриваемые темы

Рекомендуемые примеры

Detect Integer Overflow Errors

Обнаружение Целочисленного переполнения ошибок

Обнаружите целочисленное переполнение ошибки в модели с помощью поиска ошибок проектирования анализа. Simulink ® Design Verifier™ идентифицирует конструкции модели, которые могут привести к целочисленному переполнению, а затем либо доказывает, что целочисленное переполнение не может произойти во время симуляции, либо генерирует тесты, которые демонстрируют целочисленную ошибку переполнения.

Открыть скрипт
Detect Out of Bound Array Access Example Model

Пример обнаружения несвязанного доступа к массивам Модели

Обнаружение несвязанных ошибок доступа к массивам в модели.

Открыть скрипт
Analyzing the Results for a Dead Logic Analysis

Анализ результатов для Мертвой логики анализа

Демонстрирует, как изолировать потенциальные причины мертвой логики с помощью sldvexCommonCausesOfDeadLogic модель. Обнаружение мертвой логики находит недостижимые цели в модели, которые заставляют элемент модели оставаться неактивным.

Открыть скрипт

Документация Simulink Design Verifier

Поддержка