SoC Bus Creator

Преобразуйте сигналы управления в шину

Библиотека:
Оборудование логика SoC-соединения

Описание

Блок SoC Bus Creator объединяет набор сигналов в шину. Блок принимает сигналы управления и выводит шину.

Можно сконфигурировать этот блок для поддержки нескольких типов интерфейсов протокола. Параметр и строения порта для этого блока варьируются в зависимости от вашего желаемого типа интерфейса протокола и режима операции, как показано в этой таблице.

Тип интерфейса протокола	Режим работы	Строение параметра	Разрешенные входные порты
Поток данных	Чтение потока данных	Установите Control protocol значение `Data stream` и Control type к `Ready`.	ready
	Запись потока данных	Установите Control protocol значение `Data stream` и Control type к `Valid`.	valid
	Запись потока данных		tlast
Поток пикселей	Чтение видеопотока	Установите Control protocol значение `Pixel stream` и Control type к `Ready`.	ready
	Запись видеопотока	Установите Control protocol значение `Pixel stream` и Control type к `Valid`.	hStart
			hEnd
			vStart
			vEnd
			valid
	Чтение видеопотока с синхронизацией систем координат	Установите Control protocol значение `Pixel stream` и Control type к `Ready frame with sync`.	ready
	Чтение видеопотока с синхронизацией систем координат		fsync
Чтение случайного доступа	Чтение данных	Установите Control protocol значение `Random access read` и Control type к `Ready`.	rd_addr
			rd_len
			rd_avalid
			rd_dready
Запись в произвольный доступ	Запись данных	Установите Control protocol значение `Random access write` и Control type к `Valid`.	wr_addr
			wr_len
			wr_valid

Порты

Вход

расширить все

`valid` - Действительный сигнал управления
логический скаляр

Допустимый сигнал управления, заданный как скаляр. Вы можете использовать этот порт только для потоков данных и пиксельных протоколов.

Зависимости

Чтобы включить этот порт, установите параметр Control protocol равным Data stream или Pixel stream и параметр Control type для Valid.

Типы данных: Boolean

`tlast` - Индикация конца пакета данных
логический скаляр

Индикация конца пакета данных в виде логического скаляра.

Зависимости

Чтобы включить этот порт, установите параметр Control protocol равным Data stream и параметр Control type для Valid.

Типы данных: Boolean

`ready` - Сигнал управления готовности
логический скаляр

Готовый управляющий сигнал, заданный как логический скаляр. Этот порт доступен для Data stream и Pixel stream протоколы управления.

Зависимости

Чтобы включить этот порт, установите параметр Control protocol равным Data stream или Pixel stream и параметр Control type для Ready или Ready with frame sync.

Типы данных: Boolean

`hStart` - Первый пиксель в горизонтальной линии системы координат
логический скаляр

Первый пиксель в горизонтальной линии системы координат, заданный как логический скаляр.

Зависимости

Чтобы включить этот порт, установите параметр Control protocol равным Pixel stream и параметр Control type для Valid.

Типы данных: Boolean

`hEnd` - Последний пиксель в горизонтальной линии системы координат
логический скаляр

Последний пиксель в горизонтальной линии системы координат, заданный как логический скаляр.

Зависимости

Чтобы включить этот порт, установите параметр Control protocol равным Pixel stream и параметр Control type для Valid.

Типы данных: Boolean

`vStart` - Первый пиксель в первой (верхней) линии системы координат
логический скаляр

Первый пиксель в первой (верхней) линии системы координат, заданный как логический скаляр.

Зависимости

Чтобы включить этот порт, установите параметр Control protocol равным Pixel stream и параметр Control type для Valid.

Типы данных: Boolean

`vEnd` - Последний пиксель в последней (нижней) линии системы координат
логический скаляр

Последний пиксель в последней (нижней) линии системы координат, заданный как логический скаляр.

Зависимости

Чтобы включить этот порт, установите параметр Control protocol равным Pixel stream и параметр Control type для Valid.

Типы данных: Boolean

`fsync` - Кадровая синхронизация
логический скаляр

Кадровая синхронизация, заданная как логический скаляр.

Зависимости

Чтобы включить этот порт, установите параметр Control protocol равным Pixel stream и параметр Control type для Ready with frame sync.

Типы данных: Boolean

`rd_addr` - Адрес читателя
скаляр

Адрес считывателя, заданный как скаляр. Это начальный адрес для считанной транзакции, выбранный в первом цикле транзакции.

Зависимости

Чтобы включить этот порт, установите параметр Control protocol равным Random access read.

Типы данных: uint32

`rd_len` - Длина данных считывателя
скаляр

Длина данных считывателя, заданная как скаляр. Это означает количество значений данных, которые необходимо считать, выбранных в первом цикле транзакции.

Зависимости

Чтобы включить этот порт, установите параметр Control protocol равным Random access read.

Типы данных: uint32

`rd_avalid` - Допустимое состояние читателя
логический скаляр

Допустимое состояние считывателя, заданное как логический скаляр. Это указывает, является ли запрос чтения допустимым.

Зависимости

Чтобы включить этот порт, установите параметр Control protocol равным Random access read.

Типы данных: Boolean

`rd_dready` - Состояние готовности читателя
логический скаляр

Состояние готовности считывателя, заданное как логический скаляр. Это указывает, когда аппаратная логика может начать принимать данные.

Зависимости

Чтобы включить этот порт, установите параметр Control protocol равным Random access read.

Типы данных: Boolean

`wr_addr` - Адрес средства записи
скаляр

Укажите начальный адрес, на который записывается оборудование.

Зависимости

Чтобы включить этот порт, установите параметр Control protocol равным Random access write.

Типы данных: uint32

`wr_len` - Длина данных средства записи
скаляр

Укажите количество элементов данных в транзакции записи.

Зависимости

Чтобы включить этот порт, установите параметр Control protocol равным Random access write.

Типы данных: uint32

`wr_valid` - Действительные данные средства записи
логический скаляр

Допустимые данные средства записи, заданные как скаляр. Это указывает, что сигнал данных, дискретизированный на выходе, действителен.

Зависимости

Чтобы включить этот порт, установите параметр Control protocol равным Random access write.

Типы данных: Boolean

Выход

расширить все

`ctrlBus` - Выходная шина управления
автобус

Выходная шина управления, возвращается как шина.

Тип данных выход шины управления зависит от значений параметров Control protocol и Control type.

Строение параметра	Выход данных
Установите Control protocol значение `Data stream` и Control type к `Ready`.	`StreamS2MBusObj`
Установите Control protocol значение `Data stream` и Control type к `Valid`.	`StreamM2SBusObj`
Установите Control protocol значение `Pixel stream` и Control type к `Ready`.	`StreamVideoS2MBusObj`
Установите Control protocol значение `Pixel stream` и Control type к `Valid`.	`pixelcontrol`
Установите Control protocol значение `Pixel stream` и Control type к `Ready frame with sync`.	`StreamvideoFsyncS2MBusObj`
Установите Control protocol значение `Random access read` и Control type к `Ready`.	`ReadControlM2SBusObj`
Установите Control protocol значение `Random access write` и Control type к `Valid`.	`WriteControlM2SBusObj`

Параметры

расширить все

`Control protocol` - Выбор интерфейса протокола
`Data stream` (по умолчанию) | `Pixel stream` | `Random access read` | `Random access write`

Укажите интерфейс протокола как одно из следующих значений:

Data stream - Используйте этот протокол, если вам требуется AXI4 поток данных.
Pixel stream - Используйте этот протокол, если вам требуется AXI4 видеопоток.
Random access read - Используйте этот протокол, если требуется AXI4 чтения.
Random access write - Используйте этот протокол, если требуется AXI4 запись.

Порты входа блока варьируются в зависимости от типа Control protocol и Control type, которые вы выбираете. Для получения дополнительной информации см. Описание.

`Control type` - Выбор типа управления
`Valid` (по умолчанию) | `Ready` | `Ready with frame sync`

Укажите тип элемента управления.

Чтобы включить Ready with frame sync опция, установите параметр Control protocol равным Pixel stream.

Примеры моделей

Histogram Equalization Using Video Frame Buffer

Гистограмма эквализации с использованием буфера видеокадра

Приложения обработки видео часто хранят полную систему координат данных видео, чтобы обработать систему координат и изменить следующую систему координат. В таких проектах видеокадры хранятся во внешней памяти, в то время как ресурсы FPGA используются для обработки одних и тех же данных. Этот пример показывает, как спроектировать видео приложение с HDMI входом и выводом, выполняющим гистограмму эквализации, используя внешнюю память для буферизации видеокадра.

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Чтобы автоматически сгенерировать HDL-код для вашего проекта и выполнить его на однокристальном устройстве, используйте инструмент SoC Builder. См. «Генерация проекта СнК».

Документация

SoC Bus Creator

Описание

Порты

Вход

valid - Действительный сигнал управления логический скаляр

Зависимости

tlast - Индикация конца пакета данных логический скаляр

Зависимости

ready - Сигнал управления готовности логический скаляр

Зависимости

hStart - Первый пиксель в горизонтальной линии системы координат логический скаляр

Зависимости

hEnd - Последний пиксель в горизонтальной линии системы координат логический скаляр

Зависимости

vStart - Первый пиксель в первой (верхней) линии системы координат логический скаляр

Зависимости

vEnd - Последний пиксель в последней (нижней) линии системы координат логический скаляр

Зависимости

fsync - Кадровая синхронизация логический скаляр

Зависимости

rd_addr - Адрес читателя скаляр

Зависимости

rd_len - Длина данных считывателя скаляр

Зависимости

rd_avalid - Допустимое состояние читателя логический скаляр

Зависимости

rd_dready - Состояние готовности читателя логический скаляр

Зависимости

wr_addr - Адрес средства записи скаляр

Зависимости

wr_len - Длина данных средства записи скаляр

Зависимости

wr_valid - Действительные данные средства записи логический скаляр

Зависимости

Выход

ctrlBus - Выходная шина управления автобус

Параметры

Control protocol - Выбор интерфейса протокола Data stream (по умолчанию) | Pixel stream | Random access read | Random access write

Control type - Выбор типа управления Valid (по умолчанию) | Ready | Ready with frame sync

Примеры моделей

Гистограмма эквализации с использованием буфера видеокадра

Расширенные возможности

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация SoC Blockset

Поддержка

`valid` - Действительный сигнал управления
логический скаляр

`tlast` - Индикация конца пакета данных
логический скаляр

`ready` - Сигнал управления готовности
логический скаляр

`hStart` - Первый пиксель в горизонтальной линии системы координат
логический скаляр

`hEnd` - Последний пиксель в горизонтальной линии системы координат
логический скаляр

`vStart` - Первый пиксель в первой (верхней) линии системы координат
логический скаляр

`vEnd` - Последний пиксель в последней (нижней) линии системы координат
логический скаляр

`fsync` - Кадровая синхронизация
логический скаляр

`rd_addr` - Адрес читателя
скаляр

`rd_len` - Длина данных считывателя
скаляр

`rd_avalid` - Допустимое состояние читателя
логический скаляр

`rd_dready` - Состояние готовности читателя
логический скаляр

`wr_addr` - Адрес средства записи
скаляр

`wr_len` - Длина данных средства записи
скаляр

`wr_valid` - Действительные данные средства записи
логический скаляр

`ctrlBus` - Выходная шина управления
автобус

`Control protocol` - Выбор интерфейса протокола
`Data stream` (по умолчанию) | `Pixel stream` | `Random access read` | `Random access write`

`Control type` - Выбор типа управления
`Valid` (по умолчанию) | `Ready` | `Ready with frame sync`

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.