Stream FIFO

Управление противодавлением между аппаратной логикой и восходящим интерфейсом данных

Библиотека:
Оборудование логика SoC-соединения

Описание

Блок Stream FIFO управляет противодавлением от логики оборудования до восходящего интерфейса данных. Он также управляет потоком между восходящим и нисходящим интерфейсами данных логики оборудованием. Интегрируйте этот блок как конфигурируемый блок FIFO для приложений потока AXI4 данных. Блок позволяет вам сконфигурировать его глубину и задать его почти полное пороговое значение.

Порты

Вход

расширить все

`dataIn` - Входные данные потока
скаляр

Входные данные потока из источника данных. Задайте это значение как скаляр.

`dValidIn` - Индикация действительных входных данных потока
Логический скаляр

Управляющий сигнал, который указывает, действительны ли данные потока входа из источника данных. Когда это значение 1 (true), блок принимает значения на dataIn порте. Когда это значение 0 (false), блок игнорирует значения на dataIn порте.

Типы данных: Boolean

`rdyFromDown` - Сигнал готовности от нисходящего интерфейса
Логический скаляр

Управляющий сигнал, который указывает, может ли блок отправлять потоковые данные в нисходящий интерфейс. Когда это значение 1 (true), нисходящий интерфейс готов, и блок может отправить потоковые данные. Когда это значение 0 (false), нисходящий интерфейс не готов, и блок не может отправить данные потока.

Типы данных: Boolean

Выход

расширить все

`dataOut` - Выходные данные потока
скаляр

Выход данных потока в нисходящий интерфейс. Тип данных этих выходных данных совпадает с типом данных входных данных.

`dValidOut` - Индикация действительных выходных данных потока
Логический скаляр

Управляющий сигнал, который указывает, действительны ли данные выходного потока. Когда это значение 1 (true), выходные данные потока на dataOut порте действительны. Когда это значение 0 (false), выходы потока на dataOut порте недопустимы.

Типы данных: Boolean

`rdyToUp` - Сигнал готовности к восходящему интерфейсу
Логический скаляр

Управляющий сигнал, который указывает, готов ли блок к приему потоковых данных из восходящего интерфейса. Когда это значение 1 (true), блок готов принять потоковые данные из восходящего интерфейса. Когда это значение 0 (false), блок не готов принять потоковые данные из восходящего интерфейса.

Типы данных: Boolean

Параметры

расширить все

`Depth of FIFO` - глубина FIFO
`16` (по умолчанию) | положительное целое число

Задайте глубину FIFO. Это значение должно быть положительным целым числом и является максимальным количеством записей, которые могут быть буферизованы до удаления данных.

`Almost full threshold` - Почти полное пороговое значение
`8` (по умолчанию) | положительное целое число

Задайте значение, которое утверждает сигнал обратного давления от блока к источнику данных.

Чтобы избежать удаления данных, установите значение, позволяющее источнику данных достаточно времени для реакции на противодавление. Это значение должно быть положительным целым числом и меньше, чем глубина FIFO.

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Чтобы автоматически сгенерировать HDL-код для вашего проекта и выполнить его на однокристальном устройстве, используйте инструмент SoC Builder. См. «Генерация проекта СнК».

Документация

Stream FIFO

Описание

Порты

Вход

`dataIn` - Входные данные потока
скаляр

`dValidIn` - Индикация действительных входных данных потока
Логический скаляр

`rdyFromDown` - Сигнал готовности от нисходящего интерфейса
Логический скаляр

Выход

`dataOut` - Выходные данные потока
скаляр

`dValidOut` - Индикация действительных выходных данных потока
Логический скаляр

`rdyToUp` - Сигнал готовности к восходящему интерфейсу
Логический скаляр

Параметры

`Depth of FIFO` - глубина FIFO
`16` (по умолчанию) | положительное целое число

`Almost full threshold` - Почти полное пороговое значение
`8` (по умолчанию) | положительное целое число

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация SoC Blockset

Поддержка

Документация

Stream FIFO

Описание

Порты

Вход

dataIn - Входные данные потока скаляр

dValidIn - Индикация действительных входных данных потока Логический скаляр

rdyFromDown - Сигнал готовности от нисходящего интерфейса Логический скаляр

Выход

dataOut - Выходные данные потока скаляр

dValidOut - Индикация действительных выходных данных потока Логический скаляр

rdyToUp - Сигнал готовности к восходящему интерфейсу Логический скаляр

Параметры

Depth of FIFO - глубина FIFO 16 (по умолчанию) | положительное целое число

Almost full threshold - Почти полное пороговое значение 8 (по умолчанию) | положительное целое число

Расширенные возможности

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация SoC Blockset

Поддержка

`dataIn` - Входные данные потока
скаляр

`dValidIn` - Индикация действительных входных данных потока
Логический скаляр

`rdyFromDown` - Сигнал готовности от нисходящего интерфейса
Логический скаляр

`dataOut` - Выходные данные потока
скаляр

`dValidOut` - Индикация действительных выходных данных потока
Логический скаляр

`rdyToUp` - Сигнал готовности к восходящему интерфейсу
Логический скаляр

`Depth of FIFO` - глубина FIFO
`16` (по умолчанию) | положительное целое число

`Almost full threshold` - Почти полное пороговое значение
`8` (по умолчанию) | положительное целое число

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.