Video Stream FIFO

Управление противодавлением между аппаратной логикой и восходящим видеоинтерфейсом

Библиотека:
Оборудование логика SoC-соединения

Описание

Блок Video Stream FIFO управляет противодавлением от логики оборудования до восходящего видеоинтерфейса. Он также управляет потоком между восходящим и нисходящим интерфейсами данного оборудования логики. Интегрируйте этот блок как конфигурируемый блок FIFO для AXI4 приложений видеопотока. Блок позволяет вам сконфигурировать его глубину и задать его почти полное пороговое значение.

Порты

Вход

расширить все

`pixelIn` - Входные пиксельные данные
скаляр

Входные пиксельные данные из источника данных. Задайте это значение как скаляр.

`ctrlIn` - Сигналы управления, сопровождающие входные пиксельные данные
`pixelcontrol` автобус

Сигналы управления, сопровождающие поток пикселей, заданные как pixelcontrol шина, содержащая пять сигналов. Сигналы описывают валидность пикселя и его местоположение в системе координат.

Типы данных: pixelcontrol

`rdyFromDown` - Сигнал готовности от нисходящего интерфейса
Логический скаляр

Управляющий сигнал, который указывает, может ли блок отправлять пиксельные данные в нисходящий интерфейс. Когда это значение 1 (true), нисходящий интерфейс готов, и блок может отправить пиксельные данные. Когда это значение 0 (false), нисходящий интерфейс не готов, и блок не может отправить пиксельные данные.

Типы данных: Boolean

Выход

расширить все

`pixelOut` - Выход пиксельных данных
скаляр

Выход пиксельных данных в нисходящий интерфейс. Тип данных этих выходных данных совпадает с типом данных входных данных.

`ctrlOut` - Управляющие сигналы, сопровождающие выходные пиксельные данные
`pixelcontrol` автобус

Сигналы управления, сопровождающие выход пикселя, возвращенные как pixelcontrol шина, содержащая пять сигналов. Сигналы описывают валидность пикселя и его местоположение в системе координат.

Типы данных: pixelcontrol

`rdyToUp` - Сигнал готовности к восходящему интерфейсу
Логический скаляр

Управляющий сигнал, который указывает, готов ли блок к приему пиксельных данных из восходящего интерфейса. Когда это значение 1 (true), блок готов принять пиксельные данные из восходящего интерфейса. Когда это значение 0 (false), блок не готов принять пиксельные данные из восходящего интерфейса.

Типы данных: Boolean

Параметры

расширить все

`Depth of FIFO` - глубина FIFO
`16` (по умолчанию) | положительное целое число

Задайте глубину FIFO. Это значение должно быть положительным скалярным целым числом и является максимальным количеством записей, которые могут быть буферизованы до удаления данных.

`Almost full threshold` - Почти полное пороговое значение
`8` (по умолчанию) | положительное целое число

Задайте значение, которое утверждает сигнал обратного давления от блока к источнику данных.

Чтобы избежать удаления данных, установите значение, позволяющее источнику данных достаточно времени для реакции на противодавление. Это значение должно быть положительным целым числом и меньше, чем глубина FIFO.

Примеры моделей

Histogram Equalization Using Video Frame Buffer

Гистограмма эквализации с использованием буфера видеокадра

Приложения обработки видео часто хранят полную систему координат данных видео, чтобы обработать систему координат и изменить следующую систему координат. В таких проектах видеокадры хранятся во внешней памяти, в то время как ресурсы FPGA используются для обработки одних и тех же данных. Этот пример показывает, как спроектировать видео приложение с HDMI входом и выводом, выполняющим гистограмму эквализации, используя внешнюю память для буферизации видеокадра.

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Чтобы автоматически сгенерировать HDL-код для вашего проекта и выполнить его на однокристальном устройстве, используйте инструмент SoC Builder. См. «Генерация проекта СнК».

Документация

Video Stream FIFO

Описание

Порты

Вход

`pixelIn` - Входные пиксельные данные
скаляр

`ctrlIn` - Сигналы управления, сопровождающие входные пиксельные данные
`pixelcontrol` автобус

`rdyFromDown` - Сигнал готовности от нисходящего интерфейса
Логический скаляр

Выход

`pixelOut` - Выход пиксельных данных
скаляр

`ctrlOut` - Управляющие сигналы, сопровождающие выходные пиксельные данные
`pixelcontrol` автобус

`rdyToUp` - Сигнал готовности к восходящему интерфейсу
Логический скаляр

Параметры

`Depth of FIFO` - глубина FIFO
`16` (по умолчанию) | положительное целое число

`Almost full threshold` - Почти полное пороговое значение
`8` (по умолчанию) | положительное целое число

Примеры моделей

Гистограмма эквализации с использованием буфера видеокадра

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация SoC Blockset

Поддержка

Документация

Video Stream FIFO

Описание

Порты

Вход

pixelIn - Входные пиксельные данные скаляр

ctrlIn - Сигналы управления, сопровождающие входные пиксельные данные pixelcontrol автобус

rdyFromDown - Сигнал готовности от нисходящего интерфейса Логический скаляр

Выход

pixelOut - Выход пиксельных данных скаляр

ctrlOut - Управляющие сигналы, сопровождающие выходные пиксельные данные pixelcontrol автобус

rdyToUp - Сигнал готовности к восходящему интерфейсу Логический скаляр

Параметры

Depth of FIFO - глубина FIFO 16 (по умолчанию) | положительное целое число

Almost full threshold - Почти полное пороговое значение 8 (по умолчанию) | положительное целое число

Примеры моделей

Гистограмма эквализации с использованием буфера видеокадра

Расширенные возможности

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация SoC Blockset

Поддержка

`pixelIn` - Входные пиксельные данные
скаляр

`ctrlIn` - Сигналы управления, сопровождающие входные пиксельные данные
`pixelcontrol` автобус

`rdyFromDown` - Сигнал готовности от нисходящего интерфейса
Логический скаляр

`pixelOut` - Выход пиксельных данных
скаляр

`ctrlOut` - Управляющие сигналы, сопровождающие выходные пиксельные данные
`pixelcontrol` автобус

`rdyToUp` - Сигнал готовности к восходящему интерфейсу
Логический скаляр

`Depth of FIFO` - глубина FIFO
`16` (по умолчанию) | положительное целое число

`Almost full threshold` - Почти полное пороговое значение
`8` (по умолчанию) | положительное целое число

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.