Задача проекта

Рассмотрите приложение, выполняющее обработку HD-видео в FPGA на входе и выходе в реальном времени. Это приложение требует, чтобы четыре потребителя памяти одновременно искали доступ к DDR. Мастер 1 памяти записывает входящие видеокадры в память, а мастер 4 памяти считывает видеокадры из памяти и соединяется с выходным отображением. Мастер 2 памяти считывает данные из памяти для обработки в FPGA, а мастер 3 памяти записывает данные обратно в память.

Каждый мастер работает на HD видео со следующими характеристиками:

Каждый мастер требует следования минимальной пропускной способности памяти, чтобы получить частоту систем координат 60 FPS.

Предположим, что характеристики контроллера памяти следующие:

Проект с использованием SoC Blockset

Создайте модель с помощью контроллеров и Memory Traffic Generator, чтобы смоделировать четыре мастера памяти.

Контроллер памяти: Установите параметры контроллера памяти в Параметры конфигурации > Аппаратная реализация > Целевые аппаратные ресурсы. На вкладке FPGA Design (mem Controllers) установите тактовую частоту 200 МГц, а ширину данных 32. На вкладке FPGA Design (debug) выберите Include AXI interconnect monitor.

Генераторы трафика памяти 1 и 4: Характеристики трафика памяти для Master 1 и 4 те же, что и они представляют потоковую передачу видеокадров в память и из нее. Установите характеристики трафика памяти для мастеров 1 и 4 следующим образом:

Время пакетного доступа: Период Система координат пакетных запросов = 16.67e-3/8100 = 20.58e-7 сек. В качестве постоянного трафика данных данные постоянно принимаются с постоянной скоростью. Установите время пакетной передачи следующим образом:

Обновите Generator1 трафика памяти и трафик памяти Generator4 блокируйте маску с вышеуказанными значениями. Установите тип Request for Memory Traffic Generator1 with writer и Memory Traffic Generator4 with reader. Очистите Wait for burst done опции в обеих масках блоков, так как эти мастера представляют мастера с непрерывным трафиком, таким как HDMI Camera и отображение.

Генераторы трафика памяти 2 и 3: Трафик памяти Generator2 представлять считыватель для алгоритма FPGA и трафика памяти Generator3 представлять средство записи из алгоритма FPGA. Установите характеристики трафика памяти для мастеров 2 и 3 следующим образом:

Время пакетного доступа: (Длина пакета + 10 )/Период синхронизации = 6.9e-7 (0.69us). Чтобы разрешить некоторую случайность во времени пакета для запроса чтения и записи данных, из-за изменения требований алгоритма, установите время пакета как ниже:

Моделировать

Запустите модель. После завершения симуляции откройте блок Контроллер и нажмите View performance plots на вкладке Performance. Выберите все шаблоны на вкладке Bandwidth и нажмите Create Plot. Можно заметить, что все мастера примерно достигли пропускной способности 190 Мбит/с и не достигли требуемых 248 Мбит/с. Это также наблюдается предупреждениями в средстве просмотра диагностики.

Чтобы соответствовать необходимой пропускной способности, измените ширину данных контроллера с 32 до 64 в настройках параметров конфигурации в разделе Целевые аппаратные ресурсы. Это требует изменения настроек генератора трафика памяти следующим образом:

Время доступа пакета между генераторами трафика памяти 1 и 4: Период Система координат запросов пакета = 16.67e-3/4050 = 41.16e-7 сек. Установите время пакета как ниже:

Нет никакого изменения во времени первого пакета и случайном времени между пакетами для генераторов трафика памяти 2 и 3, поскольку они определяются на основе требований алгоритма.

Симулируйте модель и откройте график Bandwidth из Контроллер, как упоминалось ранее. Заметьте, что пропускная способность памяти, достигаемая генератором трафика памяти 1 и 4, составляет 248 Мбит/с. Пропускная способность памяти генератора 2 и 3 составляет около 500 Мбайт/с. Это соответствует требованию к проекту, так как все мастера могут соответствовать требованиям реального времени 248 МГц. Заметьте, что на средстве просмотра диагностики нет предупреждений, так как запросы пакетных вызовов не отбрасываются.

Реализация и запуск оборудования

SoC Blockset для устройств Xilinx необходим для данного раздела.

Для реализации модели на поддерживаемой плате FPGA используйте приложение SoC Builder. По умолчанию модель будет реализована на наборе для оценки ZC706 Xilinx ® Zynq ®, так как она сконфигурирована с этой платой.

AXI Traffic Generator (ATG), аппаратный блок IP Core for Memory Traffic Generator не поддерживает время случайного пакетного доступа и дифференцирует мастера Reader и средство записи в арбитражной политике в отличие от блока Memory Traffic Generator для симуляции. Поэтому перед реализацией на оборудовании измените настройки блока Памяти следующим образом:

Чтобы открыть SoC Builder, перейдите на вкладку System on Chip на панели инструментов Simulink и нажмите кнопку Configure, Build, & Deploy. После открытия SoC Builder выполните следующие действия:

Синтез FPGA может занять более 30 минут. Чтобы сэкономить время, вы можете захотеть использовать предоставленный предварительно сгенерированный битовый поток следующими шагами:

copyfile(fullfile(matlabshared.supportpkg.getSupportPackageRoot,'toolbox','soc',...
        'supportpackages','xilinxsoc','xilinxsocexamples','bitstreams',...
        'soc_memory_traffic_generator-zc706.bit'), './soc_prj');

Чтобы запустить этот пример, скопируйте испытательный стенд примера в папку проекта.

copyfile(fullfile(matlabroot,'toolbox','soc','socexamples',...
        'soc_memory_traffic_generator_aximaster.m'), './soc_prj','f');

Testbench конфигурирует сгенерированное оборудование ATG для генераторов трафика памяти. Чтобы запустить оборудование, увеличьте количество пакетных запросов в 100 раз, так как оно использует MATLAB ® в качестве AXI Master IP, чтобы вернуть выборки в MATLAB ®, что предполагает значительную задержку в доступе к оборудованию. Загрузите soc_memory_traffic_generator_zc706_aximaster.mat файл и увеличьте количество пакетных запросов для всех мастеров в строении ATG до 100 раз. Сохраните запросы .mat файла в строении ATG.

Введите следующую команду, чтобы запустить испытательный стенд soc_memory_traffic_generator_aximaster.

soc_memory_traffic_generator_aximaster

После запуска испытательного стенда генерируется следующий выход, показывающая трафик памяти. Все мастера передают требования к пропускной способности.

Реализация на плате разработки KC705 Xilinx ® Kintex ® 7: Чтобы реализовать модель на KC705 плате разработки, необходимо сначала сконфигурировать модель на плате разработки Xilinx ® Kintex ® 7 KC705 и задать следующие параметры примера. Откройте Model Configuration Parameters, перейдите на вкладку Аппаратная реализация и выполните следующее:

Затем откройте SoC Builder и выполните действия, указанные выше для Xilinx ® Zynq ® ZC706. Измените команду copyfile так, чтобы она совпадала с битовым потоком платы разработки KC705 Kintex ® 7, как показано ниже.

copyfile(fullfile(matlabshared.supportpkg.getSupportPackageRoot,'toolbox','soc',...
        'supportpackages','xilinxsoc','xilinxsocexamples','bitstreams',...
        'soc_memory_traffic_generator-kc705.bit'), './soc_prj');

Сводные данные, вы моделировали трафик памяти для предполагаемого проекта перед разработкой алгоритмов. Вы проанализировали пропускную способность памяти и изменили параметры памяти, чтобы удовлетворить требования проекта. Результаты проверки были проверены на оборудовании.