Преобразуйте поток пикселей из цикл в видео на основе фрейма
Интерфейсы Vision HDL Toolbox/I/O
Блок FIL Pixels To Frame выполняет то же преобразование пикселя в кадр, что и блок Pixels To Frame. В сложение можно сконфигурировать ширину входа как один пиксель, линию или целую систему координат на шаг. Блок ожидает входные векторы управляющего сигнала той же ширины, что и данные пикселя. Эта оптимизация может ускорить ссылку связи между платой FPGA и вашим Simulink® симуляция при использовании цикл. Чтобы запустить FPGA-в - цикле, вы должны иметь лицензию HDL- Verifier™.
Когда вы генерируете файл программирования для цели FIL в Simulink, инструмент создает модель, чтобы сравнить симуляцию FIL с вашими проектами Simulink. Для проектов Vision HDL Toolbox™, блок FIL в этой модели наследует интерфейс потоковой передачи пикселей, чтобы отправить один пиксель за раз в FPGA. Можно изменить автогенерированную модель, чтобы использовать блоки FIL Frame To Pixels и FIL Pixels To Frame для улучшения полосы пропускания связи с платой FPGA путем отправки по одной системе координат за раз. Для того, как изменить автогенерированную модель, смотрите цикл.
Задайте тот же формат видео для блока FIL Frames To Pixels и блока FIL Pixels To Frame.
