Документация

Автогенерированная модель FIL

Когда вы генерируете файл программирования для цели FIL в Simulink, HDL Workflow Advisor создает модель, чтобы сравнить симуляцию FIL с вашим проектом Simulink. Для получения дополнительной информации о том, как сгенерировать программные продукты FIL для модели Simulink, смотрите Симуляция with HDL Workflow Advisor for Simulink (HDL Verifier).

Для проектов Vision HDL Toolbox, блок FIL в сгенерированной модели наследует потоковый интерфейс пикселей и отправляет по одному пикселю за раз в FPGA. Показанная модель была сгенерирована из модели примера в Проект Video Processing Algorithms для HDL в Simulink.

Верхняя часть модели наследует ваш проект Simulink. Сгенерированный блок FIL внизу взаимодействует с FPGA. Подсистема ToFILSrc копирует вход потока пикселей блока HDL Algorithm в подсистему FromFILSrc. Подсистема ToFILSink копирует пиксельный поток блока HDL Algorithm в подсистему Compare, где сравнивается с выходом блока HDL Algorithm_fil. Для обработки изображений и видео эта настройка является медленной, потому что модель отправляет только один пиксель и связанные с ним сигналы управления в каждом пакете на и от платы FPGA.

Измененная модель FIL для потоковой передачи пикселей

Чтобы улучшить пропускную способность связи с платой FPGA, можно использовать сгенерированный блок FIL с векторным входом, а не потоковой передачей. Этот пример включает модель FILSimulinkWithVHTExample.slx, созданную путем изменения сгенерированной модели FIL. Измененная модель использует блоки FIL Frame To Pixels и FIL Pixels To Frame, чтобы отправлять одну систему координат за раз в сгенерированный блок FIL. Вы не можете запускать эту модель как есть. Вы должны сгенерировать свой собственный блок FIL и битовый файл, которые используют вашу плату и настройки соединения.

Чтобы преобразовать из сгенерированной модели в измененную:

Измененная модель отправляет на плату FPGA целую систему координат в каждом пакете, значительно улучшая эффективность ссылки связи.

Автогенерированная функция FIL

Когда вы генерируете файл программирования для цели FIL в MATLAB, HDL Workflow Advisor создает испытательный стенд для сравнения симуляции FIL с вашими проектами MATLAB. Для проектов Vision HDL Toolbox, DUTname_fil функция в испытательном стенде наследует пиксельный потоковый интерфейс и отправляет по одному пикселю в FPGA. DUTname - это имя функции, из которой вы сгенерированными HDL-кодами.

Этот фрагмент кода получен из сгенерированного испытательного стенда TBname_fil.m, сгенерированный из примера скрипта в Pixel-Streaming Design в MATLAB. Код вызывает сгенерированный DUTname_fil один раз для каждого пикселя в системе координат.

for p = 1:numPixPerFrm
    [pixOutVec( p ),ctrlOutVec( p )] = PixelStreamingDesignHDLDesign_fil( pixInVec( p ), ctrlInVec( p ) );
end

Произведенный DUTname_fil функция вызывает вашу HDL-целевую функцию. Это также вызывает DUTname_sysobj_fil функция, которая содержит системный объект, который соединяется с FPGA. DUTname_fil сравнивает выходы двух функций, чтобы убедиться, что реализация FPGA соответствует исходным результатам MATLAB. Этот фрагмент из файла DUTname_fil.m.

% Call the original MATLAB function to get reference signal
[ref_pixOut,tmp_ctrlOut] = PixelStreamingDesignHDLDesign(pixIn,ctrlIn);

  ...

% Run FPGA-in-the-Loop
[pixOut,ctrlOut_hStart,ctrlOut_hEnd,ctrlOut_vStart,ctrlOut_vEnd,ctrlOut_valid] ...
  = PixelStreamingDesignHDLDesign_sysobj_fil(pixIn,ctrlIn_hStart,ctrlIn_hEnd,ctrlIn_vStart,ctrlIn_vEnd,ctrlIn_valid);

  ...

% Verify the FPGA-in-the-Loop output
hdlverifier.assert(pixOut,ref_pixOut,'pixOut');

Для обработки изображений и видео эта настройка происходит медленно, потому что функция отправляет только один пиксель и связанные с ним сигналы управления в каждом пакете на плату FPGA и от нее.

Модифицированный испытательный стенд FIL для потоковой передачи пикселей

Чтобы улучшить пропускную способность связи с платой FPGA, можно изменить автогенерированный испытательный стенд, TBname_fil.m. Модифицированный испытательный стенд вызывает объект FIL System непосредственно, с одной системой координат за раз. Эти фрагменты из PixelStreamingDesignHDLTestBench_fil_frame.m скрипт, измененный из программных продуктов FIL, сгенерированных из примера скрипта в Pixel-Streaming Design в MATLAB. Вы не можете запустить этот скрипт как есть. Вы должны сгенерировать свой собственный объект FIL System, функцию и файл с битовым потоком, которые используют настройки платы и подключения. Затем либо измените версию сгенерированного испытательного стенда, либо измените этот скрипт, чтобы использовать сгенерированный объект FIL.

Объявить образец сгенерированного объекта FIL System.

fil = class_PixelStreamingDesignHDLDesign_sysobj;

Закомментируйте цикл через пиксели в системе координат.

%         for p = 1:numPixPerFrm
%            [pixOutVec( p ),ctrlOutVec( p )] = PixelStreamingDesignHDLDesign_fil( pixInVec( p ), ctrlInVec( p ) );
%         end

Замените цикл с комментариями на код, приведенный ниже. Вызовите step метод fil объект с векторами, содержащими целую систему координат пикселей данных и управляющих сигналов. Каждый управляющий сигнал передается объекту отдельно, как вектор логических значений. Затем рекомбинируйте векторы управляющего сигнала в вектор структур.

[pixOutVec,hStartOut,hEndOut,vStartOut,vEndOut,validOut] = ...
    step(fil,pixInVec,[ctrlInVec.hStart]',[ctrlInVec.hEnd]',[ctrlInVec.vStart]',[ctrlInVec.vEnd]',[ctrlInVec.valid]');
ctrlOutVec = arrayfun(@(hStart,hEnd,vStart,vEnd,valid) ...
    struct('hStart',hStart,'hEnd',hEnd,'vStart',vStart,'vEnd',vEnd,'valid',valid),...
    hStartOut,hEndOut,vStartOut,vEndOut,validOut);     

Эти изменения кода удаляют пиксельную верификацию результатов FIL по результатам MATLAB. Вы можете добавить цикл пикселей, чтобы вызвать ссылочную функцию и покадровое сравнение результатов. Однако вызов исходной функции для ссылки замедляет симуляцию.

for p = 1:numPixPerFrm
     [ref_pixOutVec(p),ref_ctrlOutVec(p)] = PixelStreamingDesignHDLDesign(pixInVec(p),ctrlInVec(p));
end

После вызова в fil объект, сравните выходные векторы.

hdlverifier.assert(pixOutVec',ref_pixOutVec,'pixOut')
hdlverifier.assert([ctrlOutVec.hStart],[ref_ctrlOutVec.hStart],'hStart')
hdlverifier.assert([ctrlOutVec.hEnd],[ref_ctrlOutVec.hEnd],'hEnd')
hdlverifier.assert([ctrlOutVec.vStart],[ref_ctrlOutVec.vStart],'vStart')
hdlverifier.assert([ctrlOutVec.vEnd],[ref_ctrlOutVec.vEnd],'vEnc')
hdlverifier.assert([ctrlOutVec.valid],[ref_ctrlOutVec.valid],'valid')

Этот модифицированный испытательный стенд отправляет целую систему координат на плату FPGA в каждом пакете, значительно улучшая эффективность ссылки связи.