Exponenta Banner

Генерация HDL-кода

Сгенерируйте HDL-код из MATLAB® и Simulink®

Чтобы реализовать проект DSP на FPGAs или ASICs, можно использовать или HDL Coder™ или Filter Design HDL Coder™. Оба продукта генерируют синтезируемый и портативный VHDL® и Verilog® код, и также генерирует испытательные стенды VHDL и Verilog для того, чтобы быстро симулировать, тестировать и проверить сгенерированный код.

  • HDL Coder — Генерирует код из проекты MATLAB или Simulink. Эта поддержка включает фильтры, математику и операции сигнала и другие алгоритмы, оптимизированные для использования ресурса и эффективности, такие как FFT HDL Optimized, IFFT HDL Optimized и блоки NCO HDL Optimized. Для основного примера того, как сгенерировать HDL-код с помощью HDL Coder, смотрите Программируемый КИХ-Фильтр для FPGA.

  • Filter Design HDL Coder — Сгенерируйте код из проектов фильтра MATLAB. Вы можете код доступа и функции генерации испытательного стенда с помощью Сгенерировать пользовательского интерфейса HDL, или при помощи параметров командной строки. Эти функции также интегрированы с приложением Filter Designer. Для примера того, как сгенерировать HDL-код с помощью Filter Design HDL Coder, смотрите Фильтр Баттерворта HDL (Filter Design HDL Coder).

Чтобы отладить ваши проекты в Simulink или MATLAB, используйте средство просмотра формы волны Logic Analyzer.

Инструмент визуализации Simulink

Logic AnalyzerВизуализируйте, измерьте и анализируйте переходы и состояния в зависимости от времени

Функции

generatehdlСгенерируйте HDL-код для квантованного фильтра DSP (требует Filter Design HDL Coder),

Темы

Найдите блоки той генерацией HDL-кода поддержки

Отфильтруйте для блоков, которые поддерживают генерацию HDL-кода в браузере Библиотеки Simulink и в документации.

Сгенерируйте HDL-код для системных объектов фильтра (Filter Design HDL Coder)

Узнайте о специфических особенностях генерации HDL-кода от Системных объектов фильтра.

Архитектуры фильтра HDL

Выберите параметры генерации HDL-кода, чтобы контролировать скорость по сравнению с компромиссами области в архитектурах фильтра.

Оптимизация подсистемы для фильтров

Выберите разделение ресурсов и конвейерно обработайте опции оптимизации.

Высокие алгоритмы HDL пропускной способности

Выберите блок, который поддерживает основанный на системе координат вход для генерации HDL-кода.

Визуализация нескольких сигналов Используя Logic Analyzer

Визуализируйте несколько сигналов программируемого КИХ-фильтра при помощи анализатора логики.

Рекомендуемые примеры

Programmable FIR Filter for FPGA

Программируемый КИХ-фильтр для FPGA

Реализуйте программируемый КИХ-фильтр для оборудования. Можно программировать фильтр к желаемому ответу путем загрузки коэффициентов во внутренние регистры с помощью интерфейса хоста.

Открыть скрипт
Multichannel FIR Filter for FPGA

Многоканальный КИХ-фильтр для FPGA

Реализуйте дискретный КИХ-фильтр с несколькими потоками входных данных для оборудования.

Открыть скрипт
High Throughput Channelizer for FPGA

Высокая пропускная способность Channelizer для FPGA

Реализуйте высокую пропускную способность (Gigasamples в секунду, GSPS) channelizer для оборудования при помощи многофазного набора фильтров.

Открыть скрипт
Implement FFT for FPGA Using FFT HDL Optimized Block

Реализуйте БПФ для FPGA Используя HDL БПФ оптимизированный блок

Используйте блок FFT HDL Optimized, чтобы реализовать БПФ для оборудования.

Открыть скрипт
Implementing the Filter Chain of a Digital Down-Converter in HDL

Реализация цепи фильтра цифрового понижающего преобразователя в HDL

Используйте DSP System Toolbox™ и Fixed-Point Designer™, чтобы спроектировать трехэтапный, многоскоростной фильтр фиксированной точки, который реализует цепь фильтра Цифрового понижающего преобразователя (DDC), спроектированного, чтобы соответствовать Глобальной Системе для Мобильного (GSM) спецификация.

Открыть скрипт
Optimized Fixed-Point FIR Filters

Оптимизированные КИХ-фильтры фиксированной точки

Оптимизируйте КИХ-фильтры фиксированной точки. Оптимизация может относиться к характеристикам ответа фильтра, таким как затухание в полосе задерживания или количество битов, требуемых достигнуть конкретной спецификации. Эта функциональность особенно полезна для пользователей, предназначающихся для оборудования, которые имеют много конфигурируемых коэффициентов определенного wordlength и/или в случаях, обычно найденных на ASICs и FPGAs, где существует большой пробел проекта, чтобы исследовать. Аппаратный разработчик может обычно обменивать больше коэффициентов на меньшее количество битов или наоборот оптимизировать для различного ASICs или FPGAs.

Открыть скрипт
HDL Implementation of a Digital Down-Converter for LTE

Реализация HDL цифрового понижающего преобразователя для LTE

Спроектируйте цифровой понижающий преобразователь (DDC) для приложений радиосвязи, таких как LTE и сгенерируйте HDL-код.

Открыть скрипт
HDL Implementation of a Digital Up-Converter for LTE

Реализация HDL цифрового повышающего преобразователя для LTE

Спроектируйте цифровой повышающий преобразователь (DUC) для приложений радиосвязи, таких как LTE и сгенерируйте HDL-код.

Открыть скрипт

Документация DSP System Toolbox

Поддержка