Основание потоковой передачи 2^2 архитектура реализует архитектуру низкой задержки. Это сохраняет ресурсы по сравнению с Основанием потоковой передачи 2 реализации путем факторинга и группировки уравнения FFT. Архитектура имеет _log4 (N) этапы. Каждый этап содержит двух бабочек обратной связи задержки одно пути (SDF) с контроллерами памяти. Когда вы используете векторный вход, каждый этап работает с меньшим количеством входных выборок, таким образом, некоторые этапы уменьшают до простой бабочки без SDF.

Первый этап SDF является обычной бабочкой. Второй этап умножает выходные параметры первой стадии –j. Чтобы избежать аппаратного множителя, блок подкачивает действительные и мнимые части входных параметров, и снова подкачивает мнимые части получившихся выходных параметров. Каждый этап округляет результат вертеть факторного умножения к входному размеру слова. Вертеть факторы имеют два целочисленных бита, и остальная часть битов используется для дробных битов. Вертеть факторы имеют ту же битную ширину как входные данные, WL. Вертеть факторы имеют два целочисленных бита и WL-2 дробных бита.

Если вы позволяете масштабироваться, алгоритм делит результат каждого этапа бабочки 2. Масштабирование на каждом этапе избегает переполнения, сохраняет размер слова тем же самым как вход и приводит к полному масштабному коэффициенту 1/N. Если масштабирование отключено, алгоритм избегает переполнения путем увеличения размера слова на 1 бит на каждом этапе. Схема показывает бабочек и внутренние размеры слова каждого этапа, не включая память.

Пакетное Основание 2 реализации архитектуры БПФ при помощи одного комплексного множителя бабочки. Алгоритм не может запуститься, пока он не сохранил целый входной кадр, и он не может принять следующую систему координат, пока расчеты не завершены. Порт выхода ready указывает, когда алгоритм готов к новым данным. Схема показывает пакетную архитектуру с регистрами трубопровода.

Когда вы используете эту архитектуру, ваши входные данные должны выполнить сигнал противодавления ready. Для формы волны, которая показывает этот протокол, см. третью схему в разделе Timing Diagram.

Входные данные процессов алгоритма только, когда порт входа valid равняется 1. Выходные данные допустимы только, когда порт выхода valid равняется 1.

Когда дополнительный порт входа reset равняется 1, алгоритм останавливает текущее вычисление и очищает все внутренние состояния. Алгоритм начинает новые вычисления, когда порт reset 0, и порт входа valid запускает новую систему координат.

Задержка меняется в зависимости от FFT length и размера входного вектора. После того, как вы обновите модель, значок блока отображает задержку. Отображенная задержка является количеством циклов между первым допустимым входом и первым допустимым выходом, принимая, что вход непрерывен. Чтобы получить эту задержку программно, смотрите, что Автоматическая Задержка Совпадает для Задержки HDL БПФ с Оптимизированным Блоком.

При использовании пакетной архитектуры с непрерывным входом, если ваш проект ожидает ready к выходу 0 перед de-утверждением вход valid затем один дополнительный цикл данных прибывает во вход. Эта выборка данных является первой выборкой следующей системы координат. Алгоритм может сохранить одну выборку при обработке текущего кадра. Из-за этого демонстрационного усовершенствования, наблюдаемая задержка более поздних систем координат (от входа valid до выхода valid) является одним циклом короче, чем задержка, о которой сообщают. Задержка измеряется от первого цикла, когда вход valid 1 к первому циклу, когда выход valid равняется 1. Количество циклов между тем, когда порт ready 0 и порт выхода valid, равняется 1, всегда latency – FFTLength.

Эти данные ресурсов и данные о производительности являются синтезом, следуют из сгенерированного HDL, предназначенного к Xilinx^® Virtex^®- 6 FPGA (XC6VLX75T-1FF484). Примеры в таблицах имеют эту настройку:

Эффективность синтезируемого HDL-кода меняется в зависимости от вашей цели и опций синтеза. Например, переупорядочение для естественного порядка вывело использование больше RAM, чем значение по умолчанию инвертированный битом выход, и действительный вход использует меньше RAM, чем комплексный вход.

Для скалярного входа Radix 2^2 настройка, проект достигает тактовой частоты на 326 МГц. Задержка является 1 116 циклами. Проект использует эти ресурсы.

Когда вы векторизуете то же Основание 2^2 реализация, чтобы обработать две 16-битных входных выборки параллельно, проект достигает тактовой частоты на 316 МГц. Задержка является 600 циклами. Проект использует эти ресурсы.

Блок поддерживает скалярные входные данные только при реализации пакетного Основания 2 архитектуры. Пакетный проект достигает тактовой частоты на 309 МГц. Задержка является 5 811 циклами. Проект использует эти ресурсы.