Enabled Subsystem

Подсистема, выполнение которой включено внешним входом

Библиотека:
Simulink / Ports & Subsystems
HDL Coder / Ports & Subsystems

Описание

Блок Enabled Subsystem является блоком Subsystem, предварительно сконфигурированным как начальная точка для создания подсистемы, которая выполняется, когда управляющий сигнал имеет положительное значение.

Используйте блоки Enabled Subsystem для модели:

Разрывы
Дополнительная функциональность
Альтернативная функциональность

Порты

Входной параметр

развернуть все

`In` — Вход сигнала к блоку Subsystem
скаляр | вектор | матрица

Вход сигнала с блоком Subsystem в виде скаляра, вектора или матрицы. Размещение блока Inport в блоке Subsystem добавляет внешний входной порт в блок. Метка порта совпадает с именем блока Inport.

Используйте блоки Inport, чтобы получить сигналы от окружения.

`Enable` — Вход управляющего сигнала к блоку Subsystem
скаляр | вектор | матрица

Блок Enable в блоке Subsystem добавляет внешний входной порт в блок и делает блок блоком Enabled Subsystem.

Вывод

развернуть все

`Out` — Выход сигнала от блока Subsystem
скаляр | вектор | матрица

Выход сигнала от блока Subsystem, возвращенного как скаляр, вектор или матрица. Размещение блока Outport в блоке Subsystem добавляет внешний выходной порт в блок. Метка порта совпадает с именем блока Outport.

Используйте блоки Outport, чтобы отправить сигналы в окружение.

Примеры модели

Enabled подсистемы

Что происходит, когда синусоида подана в активированную подсистему. После выполнения симуляции осциллограф показывает три графика.

Открытая модель

Усовершенствованные Enabled подсистемы

Что происходит, когда синусоида подана в активированную подсистему. Эти четыре подсистемы в модели содержат интеграторы, или дискретные или непрерывные аналогичный описанному именем подсистемы. После выполнения симуляции два осциллографа показывают результаты для дискретных активированных подсистем (главный осциллограф) и непрерывных активированных подсистем (нижний осциллограф).

Открытая модель

Рисунок закона больших чисел

Используйте Системные блоки MATLAB, чтобы проиллюстрировать закон больших чисел.

Открытая модель

Counters Using Conditionally Executed Subsystems

Счетчики Используя условно выполняемые подсистемы

Контраст между активированными подсистемами и триггируемыми подсистемами для того же управляющего сигнала, с помощью встречных схем. После выполнения симуляции осциллограф показывает три графика.

Открытая модель

Слияние сигналов

Использование условно выполнило подсистемы и блок Merge, чтобы объединить два входных параметров в один выход.

Открытая модель

Построение модели тупика муфты

Используйте Simulink®, чтобы смоделировать и симулировать вращающуюся систему муфты. Несмотря на то, что моделирование системы муфты затрудняет из-за топологических изменений в системной динамике во время тупика, этот пример показывает, как активированные подсистемы Simulink легко решают такие проблемы. Мы иллюстрируем, как использовать важные концепции моделирования Simulink в создании симуляции муфты. Разработчики могут применить эти концепции ко многим моделям с сильными разрывами и ограничениями, которые могут измениться динамически.

Открытая модель

Характеристики блока

Типы данных	`Boolean^[a]` \| `шина^[a]` \| `дважды^[a]` \| `перечислимый^[a]` \| `фиксированная точка^[a]` \| `половина^[a]` \| `целое число^[a]` \| `один^[a]` \| `строка^[a]`
Прямое сквозное соединение	`no`
Многомерные сигналы	`ограниченный^[a]`
Сигналы переменного размера	`ограниченный^[a]`
Обнаружение пересечения нулем	`no`
^[a] Фактическая поддержка типа данных или возможности зависит от реализации блока.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Фактическая поддержка генерации кода зависит от реализации блока.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Лучшие практики

При использовании активированных подсистем в моделях, предназначенных для генерации HDL-кода, это - хорошая практика, чтобы рассмотреть следующее:

Поскольку синтез заканчивается, чтобы совпадать с Simulink^® результаты, порт Enable должен управляться зарегистрированной логикой (с синхронными часами) на FPGA.
Поместите единичные задержки на Enabled выходные сигналы Подсистемы. Выполнение так препятствует тому, чтобы генератор кода вставил дополнительные обходные регистры в HDL-код.
Enabled подсистемы могут влиять на результаты синтеза следующими способами:
- В некоторых случаях скорость системных часов может понизиться небольшим процентом.
- Сгенерированный код использует больше ресурсов, масштабирующихся с количеством активированных экземпляров подсистемы и количеством выходных портов на подсистему.

Архитектура HDL

Архитектура Описание

Module (значение по умолчанию) Сгенерируйте код для подсистемы и блоков в подсистеме.

Архитектура	Описание
`Module` (значение по умолчанию)	Сгенерируйте код для подсистемы и блоков в подсистеме.
`BlackBox`	Сгенерируйте интерфейс черного квадрата. Сгенерированный HDL-код включает только определения порта ввода/вывода для подсистемы. Поэтому можно использовать подсистему в модели, чтобы сгенерировать интерфейс к существующему, вручную записанному HDL-коду. Генерация интерфейса черного ящика для подсистем похожа на генерацию интерфейса блока Model без сигналов часов.
`No HDL`	Удалите подсистему из сгенерированного кода. Можно использовать подсистему в симуляции, однако, обработать его как "нет" в HDL-коде.

BlackBox

Сгенерируйте интерфейс черного квадрата. Сгенерированный HDL-код включает только определения порта ввода/вывода для подсистемы. Поэтому можно использовать подсистему в модели, чтобы сгенерировать интерфейс к существующему, вручную записанному HDL-коду.

Генерация интерфейса черного ящика для подсистем похожа на генерацию интерфейса блока Model без сигналов часов.

No HDL

Удалите подсистему из сгенерированного кода. Можно использовать подсистему в симуляции, однако, обработать его как "нет" в HDL-коде.

Свойства блока HDL

Общий
AdaptivePipelining	Автоматическая вставка трубопровода на основе инструмента синтеза, предназначайтесь для частоты и размеров слова множителя. Значением по умолчанию является `inherit`. См. также AdaptivePipelining (HDL Coder).
BalanceDelays	Обнаруживает введение новых задержек вдоль одного пути и вставляет соответствие с задержками на других путях. Значением по умолчанию является `inherit`. См. также BalanceDelays (HDL Coder).
ClockRatePipelining	Вставьте регистры трубопровода на более быстрой тактовой частоте вместо более медленной скорости передачи данных. Значением по умолчанию является `inherit`. См. также ClockRatePipelining (HDL Coder).
ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
DistributedPipelining	Конвейерно обработайте распределение регистра или повторную синхронизацию регистра. Значением по умолчанию является `off`. См. также DistributedPipelining (HDL Coder).
DSPStyle	Синтез приписывает для отображения множителя. Значением по умолчанию является `none`. См. также DSPStyle (HDL Coder).
FlattenHierarchy	Удалите иерархию подсистемы из сгенерированного HDL-кода. Значением по умолчанию является `inherit`. См. также FlattenHierarchy (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).
SharingFactor	Количество функционально эквивалентных ресурсов, чтобы сопоставить с одним совместно используемым ресурсом. Значением по умолчанию является 0. См. также Разделение ресурсов (HDL Coder).
StreamingFactor	Количество параллельных информационных каналов или векторы, которые являются временем, мультиплексированным, чтобы преобразовать в последовательные, скалярные информационные каналы. Значение по умолчанию 0, который реализует полностью параллельные информационные каналы. См. также Передающий потоком (HDL Coder).

Целевая спецификация

Этот блок не может быть DUT, таким образом, настройки свойства блока во вкладке Target Specification проигнорированы.

Ограничения

HDL Coder поддерживает генерацию HDL-кода для активированных подсистем, которые отвечают следующим условиям:

Активированная подсистема не является DUT.
Подсистема и не инициирована и включена.
Разрешать сигнал является скаляром.
Выходные параметры активированной подсистемы имеют начальное значение 0.
Все вводы и выводы активированной подсистемы (включая разрешать сигнал) запускаются на том же уровне.
Параметр Show output port блока Enable устанавливается на Off.
Параметр States when enabling блока Enable устанавливается на held т.е. . блок Enable не сбрасывает состояния, когда включено).
Параметр Output when disabled для активированных выходных портов подсистемы устанавливается на held т.е. . активированная подсистема не сбрасывает выходные значения, когда отключено).
Если DUT содержит следующие блоки, RAMArchitecture установлен в WithClockEnable:
- Dual Port RAM
- Simple Dual Port RAM
- Single Port RAM
Активированная подсистема не содержит следующие блоки:
- CIC Decimation
- CIC Interpolation
- FIR Decimation
- FIR Interpolation
- Downsample
- Upsample
- HDL FIFO
- Блоки HDL Cosimulation (HDL Verifier™)
- Переход уровня
- NR Polar Encoder и NR Polar Decoder (Wireless HDL Toolbox™)

Пример

Автоматический пример Контроллера Усиления показывает, как можно использовать включенные подсистемы в генерации HDL-кода. Открыть пример, введите:

hdlcoder_agc

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Фактическая поддержка типов данных зависит от реализации блока.

Смотрите также

Блоки

Triggered Subsystem | Enabled and Triggered Subsystem | Function-Call Subsystem | Subsystem | Enable

Темы

Представлено до R2006a

Документация

Enabled Subsystem

Описание