Sample and Hold
Выборка и содержит входной сигнал
- Библиотека:
DSP System Toolbox / Операции Сигнала
Поддержка HDL DSP System Toolbox / Операции Сигнала
Описание
Блок Sample and Hold получает вход в порте сигнала каждый раз, когда это получает триггерное событие в триггерном порте (отмеченный
). Блок затем содержит выход в полученном входном значении, пока следующее инициирующее событие не происходит.
Порты
Входной параметр
In — Порт сигнала
скаляр | вектор | матрица
Порт сигнала может принять данные в форме скаляра, вектора или матрицы.
Зависимости
Этот порт называют In<Lo>, когда вы выбираете параметр Latch (buffer) input.
Типы данных: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point
Trigger — Порт Trigger
скаляр
Триггерный вход должен быть основанным на выборке скаляром с частотой дискретизации, равной уровню входного кадра в порте сигнала. Вы задаете триггерное событие с помощью параметра Trigger type.
Типы данных: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point
Вывод
Port_1 — Выборка и содержит значение
скаляр | вектор | матрица
Выборка и содержит выходной параметр, возвращенный как скаляр, вектор или матрица. Блок получает вход в порте сигнала каждый раз, когда это получает триггерное событие в триггерном порте. Блок затем содержит полученные данные, пока следующее инициирующее событие не происходит.
Типы данных: single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point
Параметры
Trigger type — Тип триггера
Rising edge (значение по умолчанию) | Falling edge | Either edge
Тип события, которое инициировало блок, чтобы получить входной сигнал:
Rising edge– Триггер ввел повышения от отрицательной величины или нуля к положительному значению.Falling edge– Триггер ввел падения от положительного значения или нуля к отрицательной величине.Either edge– Триггерный вход или повышается с отрицательной величины или нуля к положительному значению или падениям от положительного значения или нуля к отрицательной величине.
Initial condition — Блок выводится до первого триггерного события
0
Задайте выход блока перед первым триггерным событием с помощью параметра Initial condition. Когда полученным входом является M-by-N матрица, Initial condition может быть M-by-N матрица или скаляр, повторенный через все элементы матрицы. Когда вход является длиной-M, неориентированной на вектор, Initial condition может быть строкой длины-M или вектор-столбцом или скаляром, который будет повторен через все элементы вектора.
Latch (buffer) input — Фиксируйте буферный вход
off (значение по умолчанию) | on
Если вы устанавливаете флажок Latch (buffer) input, блок выводит значение входа от предыдущего временного шага, пока следующее инициирующее событие не происходит. Чтобы использовать этот блок в цикле, установите этот флажок.
Примеры модели
Характеристики блока
Типы данных |
|
Прямое сквозное соединение |
|
Многомерные сигналы |
|
Сигналы переменного размера |
|
Обнаружение пересечения нулем |
|
Расширенные возможности
Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.
Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.
HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.
HDL-код для блока Sample and Hold сгенерирован как Triggered Subsystem. Подобные ограничения применяются к обоим блокам. Смотрите Используя Триггируемые подсистемы для генерации HDL-кода (HDL Coder).
Для описаний свойства блока HDL смотрите HDL Block Properties: Общий (HDL Coder).
При использовании блока Sample and Hold в моделях, предназначенных для генерации HDL-кода, рассмотрите следующее:
Поскольку синтез заканчивается, чтобы совпадать с Simulink® результаты, управляйте триггерным портом с зарегистрированной логикой (с синхронными часами) на FPGA.
Это - хорошая практика, чтобы поместить единичную задержку на выходной сигнал. Выполнение так препятствует тому, чтобы генератор кода вставил дополнительные обходные регистры в HDL-код.
Использование триггируемых подсистем, таких как блок Sample and Hold, может влиять на результаты синтеза следующими способами:
В некоторых случаях скорость системных часов может понизиться небольшим процентом.
Сгенерированный код использует больше ресурсов, масштабирующихся с количеством экземпляров триггируемой подсистемы.
Блок Sample and Hold должен ответить следующим условиям:
DUT (i.e., подсистема верхнего уровня, для которой сгенерирован код) не должен быть блок Sample и Hold.
Триггерный сигнал должен быть скаляром.
Типом данных триггерного сигнала должен быть любой
booleanилиufix1.Выход блока Sample and Hold должен иметь начальное значение 0.
Вход, выход и триггерный сигнал блока Sample and Hold должны запуститься на том же уровне. Если одним из входа или триггерных сигналов является выход блока Signal Builder, смотрите Используя блок Signal Builder (HDL Coder) для того, как совпадать с уровнями.