hdlcoder.ReferenceDesign class

Пакет: hdlcoder

Регистрационный объект исходного проекта, который описывает исходный проект SoC

Описание

refdesign = hdlcoder.ReferenceDesign('SynthesisTool', toolname) создает объект исходного проекта, что вы используете, чтобы указать пользовательский исходный проект для платформы SoC.

Чтобы задать характеристики вашего исходного проекта, установите свойства объекта исходного проекта.

Используйте версию инструмента исходного проекта, которая совместима с поддерживаемой версией инструмента. Если вы выбираете различную версию инструмента, возможно, что HDL Coder™ не может создать проект исходного проекта для интегрирования ядра IP.

Конструкция

refdesign = hdlcoder.ReferenceDesign('SynthesisTool',toolname) создает объект исходного проекта, что вы используете, чтобы указать пользовательский исходный проект для платформы SoC.

Входные параметры

развернуть все

Инструмент Synthesis называет в виде вектора символов.

Пример: 'Altera Quartus II'

Свойства

развернуть все

Имя исходного проекта в виде вектора символов. В HDL Workflow Advisor это имя появляется в Reference design выпадающий список.

Пример: 'Default system (Vivado 2015.4)'

Совет сопоставлен с этим исходным проектом в виде вектора символов.

Пример: 'Enclustra Mars ZX3 with PM3 base board'

Одна или несколько версий инструмента, которые работают с этим исходным проектом в виде массива ячеек из символьных векторов.

Пример: {'2015.4'}

Пример: {'13.7','14.0'}

Один или несколько файлов конструктивного ограничения в виде массива ячеек из символьных векторов. Это свойство является дополнительным.

Пример: {'MarsZX3_PM3.xdc'}

Пример: {'MyDesign.qsf'}

Один или несколько относительных путей к файлам или папкам, которых исходный проект требует в виде массива ячеек из символьных векторов. Это свойство является дополнительным.

Примеры необходимых файлов или папок:

  • Существующее ядро IP используется в исходном проекте.

    Например, если ядро IP, my_ip_core, находится в папке исходного проекта, установите CustomFiles к {'my_ip_core']

  • XML-файл определения PS7.

    Например, чтобы включать XML-файл определения PS7, ps7_system_prj.xml, в папке, data, установите CustomFiles к {fullfile ('data', 'ps7_system_prj.xml')}

  • Папка, содержащая существующие ядра IP, используется в исходном проекте. HDL Coder поддерживает только определенное имя папки ядра IP для каждого инструмента синтеза:

    • Для Altera® Qsys, файлы ядра IP должны быть в папке под названием ip. Установите CustomFiles к {'ip'}.

    • Для Xilinx® Vivado®, Файлы ядра IP или zip-файл, содержащий файлы ядра IP, должны быть в папке под названием ipcore. Установите CustomFiles к {'ipcore'}.

    • Для Xilinx EDK файлы ядра IP должны быть в папке под названием pcores. Установите CustomFiles к {'pcores'}.

Примечание

Чтобы добавить модули IP в исходный проект, рекомендуется создать папку репозитория IP, которая содержит эти модули IP, и затем используйте addIPRepository метод.

Пример: {'my_ip_core'}

Пример: {fullfile('data', 'ps7_system_prj.xml')}

Пример: {'ip'}

Пример: {'ipcore'}

Пример: {'pcores'}

Задайте имя файла дерева устройств. Для примера, который показывает, как использовать различные имена файлов дерева устройств при отображении портов DUT с различными AXI4-речными-руслами, смотрите, Динамически Создают Основные Только или Ведомые Только или И Основные и Ведомые Исходные проекты.

Пример: 'devicetree_axistream_iio.dtb'

Задайте, хотите ли вы, чтобы параметр Insert JTAG MATLAB as AXI Master (HDL Verifier Required) был отображен в задаче Set Target Reference Design HDL Workflow Advisor. По умолчанию это значение свойства установлено в true. Параметр отображен в задаче Set Target Reference Design. После того, как вы включаете это свойство, чтобы задать, хотите ли вы, чтобы генератор кода вставил MATLAB JTAG как Ведущий IP AXI, используйте JTAGMATLABasAXIMasterDefaultValue свойство. Если вы не хотите, чтобы параметр был отображен, установите значение свойства на false.

Это свойство является дополнительным.

Пример: 'false'

Задайте, хотите ли вы, чтобы генератор кода вставил MATLAB JTAG как Ведущий IP AXI. Значения, которые вы задаете, являются выбором для Insert JTAG MATLAB as AXI Master (HDL Verifier Required), выпадающего в задаче Set Target Reference Design HDL Workflow Advisor. Задавать вставку JTAG как Ведущее устройство AXI автоматически, прежде чем вы установите это свойство на on, установите AddJTAGMATLABasAXIMasterParameter свойство к true.

Это свойство является дополнительным.

Пример: 'on'

Задайте zip-файл кэша IP, чтобы включать в ваш проект. Когда вы запускаете IP Core Generation рабочий процесс в HDL Workflow Advisor, генератор кода извлекает этот файл в задаче Create Project. Задача Build FPGA Bitstream снова использует кэш IP, который ускоряет синтез исходного проекта.

Это свойство является дополнительным.

Пример: 'ipcache.zip'

Задайте, хотите ли вы, чтобы генератор кода сообщил об отказах синхронизации в задаче Build FPGA Bitstream как предупреждения или ошибки. Когда вы запускаете IP Core Generation рабочий процесс в HDL Workflow Advisor, по умолчанию, генератор кода сообщает о любых отказах синхронизации как об ошибке. Если вы реализовали пользовательскую логику, чтобы разрешить отказы синхронизации, можно задать эти отказы, о которых сообщат как предупреждение вместо ошибки. Чтобы узнать больше, смотрите Решимость Синхронизировать Отказы в Генерации Ядра IP и Рабочих процессах ввода-вывода FPGA Simulink Real-Time.

Это свойство является дополнительным.

Пример: 'hdlcoder.ReportTiming.Warning'

Задайте, имеет ли исходный проект существующую PS.

Пример: 'false'

Включите генерацию узлов дерева устройств для сгенерированного ядра IP HDL Coder, и затем вставьте узлы в дерево устройств. Включить генерацию узлов дерева устройств для ядра IP, HasProcessingSystem должен быть установлен в true.

Не включайте это свойство, если вам не нужны никакие дополнительные узлы дерева устройств, которые будут вставлены в дерево зарегистрированного устройства для сгенерированного ядра IP.

Пример: 'true'

Ресурсы Совета используются исходным проектом, возвращенным как структура с полями:

Ресурсы исходного проекта используются интерполяционными таблицами FPGA (LUTs) в виде номера.

Пример: hRD.ResourcesUsed.LogicElements = 100

Ресурсы исходного проекта используются срезами DSP FPGA в виде номера.

Пример: hRD.ResourcesUsed.DSP = 3

Ресурсы исходного проекта, используемые платой FPGA ресурсы RAM в виде номера.

Пример: hRD.ResourcesUsed.RAM = 32000

Методы

CallbackCustomProgrammingMethodУказатель на функцию для пользовательской функции обратного вызова, которая выполняется во время задачи Целевого устройства Программы в Советнике по вопросам Рабочего процесса
CustomizeReferenceDesignFcnУказатель на функцию для функции обратного вызова, которая выполняется перед Поставившей Целевой Интерфейсной задачей в HDL Workflow Advisor
EmbeddedCoderSupportPackageЗадайте, использовать ли пакет поддержки Embedded Coder
PostBuildBitstreamFcnУказатель на функцию для функции обратного вызова, которая выполняется после задачи Потока битов FPGA Сборки в HDL Workflow Advisor
PostCreateProjectFcnУказатель на функцию для функции обратного вызова, которая выполняется после, Создает задачу Проекта в HDL Workflow Advisor
PostSWInterfaceFcnУказатель на функцию для пользовательской функции обратного вызова, которая выполняется после, Генерирует задачу Программного интерфейса в HDL Workflow Advisor
PostTargetInterfaceFcnУказатель на функцию для функции обратного вызова, которая выполняется после Поставившей Целевой Интерфейсной задачи в HDL Workflow Advisor
PostTargetReferenceDesignFcnУказатель на функцию для функции обратного вызова, которая выполняется после Целевой задачи Исходного проекта Набора в HDL Workflow Advisor
addAXI4MasterInterfaceДобавьте и задайте интерфейс AXI4 Master
addAXI4SlaveInterfaceДобавьте и задайте ведомый интерфейс AXI4
addAXI4StreamInterfaceИнтерфейс Add AXI4-Stream
addAXI4StreamVideoInterfaceДобавьте AXI4-потоковый Видеоинтерфейс
addClockInterfaceДобавьте часы и сбросьте интерфейс
addCustomEDKDesignЗадайте Xilinx файл проекта MHS EDK
addCustomQsysDesignЗадайте файл проекта Altera Qsys
addCustomVivadoDesignУкажите, что Xilinx Vivado экспортировал блочную конструкцию файл Tcl
addDeviceTreeДобавьте дерево устройств для объекта исходного проекта
addDeviceTreeIncludeDirectoryЗадайте путь включать файла, чтобы скомпилировать дерево устройств против
addIPRepositoryВключайте модули IP от своей папки репозитория IP в вашем пользовательском исходном проекте
addInternalIOInterfaceДобавьте и задайте внутренний интерфейс IO между сгенерированным IP базовые и существующие ядра IP
addParameterДобавьте и задайте пользовательские параметры для своего исходного проекта
validateReferenceDesignПроверяйте значения свойств в объект исходного проекта
Представленный в R2015a
Для просмотра документации необходимо авторизоваться на сайте