Класс: hdlcoder.ReferenceDesign
Пакет: hdlcoder
Добавьте и задайте ведомый интерфейс AXI4
addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr)
addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr,'MasterAddressSpace',master_addr_space)
addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr,Name,Value)
addAXI4SlaveInterface('InterfaceConnection',ref_design_port,'BaseAddress',base_addr,'MasterAddressSpace',master_addr_space,Name,Value)
addAXI4SlaveInterface('InterfaceConnection', добавляет и задает интерфейс AXI4 для Altera® исходный проект или интерфейс AXI4 или AXI4-Lite для Xilinx® Исходный проект ISE.ref_design_port,'BaseAddress',base_addr)
addAXI4SlaveInterface('InterfaceConnection', добавляет и задает интерфейс AXI4 или AXI4-Lite для Xilinx Vivado® исходные проекты.ref_design_port,'BaseAddress',base_addr,'MasterAddressSpace',master_addr_space)
addAXI4SlaveInterface('InterfaceConnection', добавляет и задает интерфейс AXI4 для исходного проекта Altera или интерфейс AXI4 или AXI4-Lite для исходного проекта ISE Xilinx, с дополнительными опциями, заданными одним или несколькими ref_design_port,'BaseAddress',base_addr,Name,Value)Name,Value аргументы.
addAXI4SlaveInterface('InterfaceConnection', добавляет и задает интерфейс AXI4 или AXI4-Lite для исходных проектов Xilinx Vivado, с дополнительными опциями, заданными одним или несколькими ref_design_port,'BaseAddress',base_addr,'MasterAddressSpace',master_addr_space,Name,Value)Name,Value аргументы.
Задайте дополнительные разделенные запятой пары Name,Value аргументы. Name имя аргумента и Value соответствующее значение. Name должен появиться в кавычках. Вы можете задать несколько аргументов в виде пар имен и значений в любом порядке, например: Name1, Value1, ..., NameN, ValueN.
InterfaceType — Интерфейсный тип{'AXI4-Lite','AXI4'} (значение по умолчанию) | 'AXI4' | 'AXI4-Lite'Тип интерфейсной связи в виде character vector или cell array из векторов символов.
Пример: 'InterfaceType','AXI4-Lite' задает 'AXI4–Lite' соедините интерфейсом со связью типа.
InterfaceID 'interfaceName' {'AXI4-Lite','AXI4'} (значение по умолчанию) | вектор символовИмя интерфейса в виде вектора символов. Когда вы обеспечиваете InterfaceID, InterfaceType должен быть установлен в любой 'AXI4' или 'AXI4–Lite'.
Пример: 'InterfaceID','MyAXI4','InterfaceType','AXI4' задает интерфейсное имя как 'MyAXI4' и интерфейс вводит как 'AXI4'.
IDWidth — Ширина сигналов IDШирина всех сигналов ID, таких как AWID, WID, ARID, и RIDВ виде положительного целого числа. Это свойство позволяет вам задать количество Основных интерфейсов AXI, с которыми вы хотите, чтобы ведомый интерфейс AXI4 в HDL ядро IP DUT соединился. Значением по умолчанию является 12, который позволяет вам соединить ядро IP HDL с одним интерфейсом AXI Master. Чтобы соединить ядро IP с несколькими Основными интерфейсами AXI, увеличьте IDWidth. Ширина ID специфична для инструмента.
Пример: 'IDWidth','13' может указать, что вы хотите, чтобы ядро IP соединилось с двумя Основными интерфейсами AXI в исходном проекте.
HasProcessorConnection — Укажите на ведомую связь AXI4 с процессоромtrue (значение по умолчанию) | false | логический тип данныхУкажите, является ли процессор одним из ведущих устройств к ядру IP ведомый интерфейс AXI4. Чтобы включить генерацию дерева устройств для ядра IP ведомый интерфейс AXI4, сохраните этот набор значений к true.
Пример: 'HasProcessorConnection','false'
DeviceTreeNodes — Ссылка на ведущее устройство процессора AXI4 соединяет шиной узел в дереве устройствСсылка на ведущее устройство процессора AXI4 соединяет шиной узел в дереве устройств. Установите это значение, чтобы совпадать с именем соответствующего узла шины в дереве зарегистрированного устройства. Ссылки на узлы дерева устройств должны запуститься с "&". Чтобы сослаться на узел его меткой, задайте "&" перед меткой, такой как "&myLabel". Чтобы сослаться на узел его путем, задайте путь в "&{" и "}", такой как "&{/myNode/childNode}".
Пример: 'DeviceTreeNodes','&fpga_axi'
Прежде, чем запустить этот метод, необходимо запустить addClockInterface метод.
addAXI4SlaveInterface метод является дополнительным. Можно задать собственный исходный проект без ведомого интерфейса AXI4.
Чтобы соединить ядро IP HDL для вашего DUT к нескольким Основным интерфейсам AXI в исходном проекте, используйте IDWidth свойство этого метода. Чтобы узнать больше, смотрите, Задают Несколько Основных Интерфейсов AXI в Исходных проектах, чтобы получить доступ к Ведомому Интерфейсу DUT AXI4.
addClockInterface | hdlcoder.ReferenceDesign