Exponenta Banner

Автономные Советы FPGA

Сгенерируйте и разверните HDL-код на Intel® или Xilinx® платы

Чтобы развернуть ваш проект на автономной плате FPGA Intel или Xilinx, необходимо установить Пакет поддержки HDL Coder™ для Советов FPGA Intel или Пакет поддержки HDL Coder для Советов FPGA Xilinx соответственно. Дополнительные сведения см. в HDL Coder Поддерживаемые аппаратные средства.

Классы

hdlcoder.BoardОбъект регистрации плат, который описывает SoC пользовательская плата
hdlcoder.ReferenceDesignРегистрационный объект исходного проекта, который описывает исходный проект SoC
hdlcoder.WorkflowConfigСконфигурируйте рабочие процессы развертывания и генерация HDL-кода

Функции

развернуть все

socExportReferenceDesignЭкспортируйте пользовательский исходный проект для HDL Workflow Advisor
addExternalIOInterfaceЗадайте внешний интерфейс IO для объекта платы
addExternalPortInterfaceЗадайте интерфейс внешнего порта для объекта платы
addInternalIOInterfaceДобавьте и задайте внутренний интерфейс IO между сгенерированным IP базовые и существующие ядра IP
addAXI4MasterInterfaceДобавьте и задайте интерфейс AXI4 Master
addAXI4SlaveInterfaceДобавьте и задайте ведомый интерфейс AXI4
addAXI4StreamInterfaceИнтерфейс Add AXI4-Stream
addAXI4StreamVideoInterfaceДобавьте AXI4-потоковый Видеоинтерфейс
addClockInterfaceДобавьте часы и сбросьте интерфейс
addCustomEDKDesignЗадайте Xilinx файл проекта MHS EDK
addCustomQsysDesignЗадайте файл проекта Altera Qsys
addCustomVivadoDesignУкажите, что Xilinx Vivado экспортировал блочную конструкцию файл Tcl
addIPRepositoryВключайте модули IP от своей папки репозитория IP в вашем пользовательском исходном проекте
addParameterДобавьте и задайте пользовательские параметры для своего исходного проекта
validateReferenceDesignПроверяйте значения свойств в объект исходного проекта
validateBoardПроверяйте значения свойств в объект платы

Темы

Генерация ядра IP

Проект модели для ведомой интерфейсной генерации AXI4

Как спроектировать вашу модель для AXI4 или AXI4-облегченные интерфейсы для скаляра, векторных портов, соединяют шиной типы данных, и считать назад значения.

Проект модели для AXI4-потоковой генерации интерфейса

Как спроектировать вашу модель для AXI4-потокового вектора, или скаляр соединяют интерфейсом с генерацией.

Проект модели для AXI4-потоковой генерации видеоинтерфейса

Как спроектировать вашу модель для генерации ядра IP с AXI4-потоковыми видеоинтерфейсами.

Проект модели для основной интерфейсной генерации AXI4

Описание Основного протокола AXI4, и как можно спроектировать модель для генерации ядра IP с AXI4-основными интерфейсами.

Рабочий процесс генерации ядра IP для автономных устройств FPGA

Узнать, как использовать рабочий процесс Генерации Ядра IP с автономными устройствами FPGA и встроить ядро IP в исходный проект.

Программа Xilinx и Советы Intel

Целевые Советы FPGA программы или устройства SoC

Как программировать целевое Оборудование Intel или Xilinx.

Программа автономная макетная плата FPGA Xilinx от Simulink (пакет поддержки HDL Coder для Советов FPGA Xilinx)

В этом примере показано, как предназначаться для макетной платы FPGA Xilinx для синтеза с помощью рабочего процесса Тюремщика FPGA.

Программа автономная макетная плата FPGA Altera от Simulink (пакет поддержки HDL Coder для Советов FPGA Intel)

В этом примере показано, как предназначаться для Altera® Макетная плата FPGA для синтеза с помощью рабочего процесса Тюремщика FPGA.

Программа автономная макетная плата FPGA Xilinx из MATLAB (пакет поддержки HDL Coder для Советов FPGA Xilinx)

Рабочий процесс Тюремщика FPGA для развертывания на автономном оборудовании FPGA.

Программа автономная макетная плата FPGA Altera из MATLAB (пакет поддержки HDL Coder для Советов FPGA Intel)

Рабочий процесс Тюремщика FPGA для развертывания на автономном оборудовании FPGA.

Сопутствующая информация

Поиск и устранение проблем

Разрешите отказы синхронизации в генерации ядра IP и рабочих процессах ввода-вывода FPGA Simulink Real-Time

Разрешите отказы синхронизации в шаге Потока битов FPGA Сборки Рабочего процесса Генерации Ядра IP или Рабочего процесса ввода-вывода FPGA Simulink Real-Time для Находящихся в Vivado Советов.

Рекомендуемые примеры

IP Core Generation Workflow with a MicroBlaze processor: Xilinx Kintex-7 KC705

Рабочий процесс Генерации Ядра IP с процессором MicroBlaze: Xilinx Kintex-7 KC705

Используйте Рабочий процесс Генерации Ядра IP HDL Coder™, чтобы разработать исходный дизайн для частей Xilinx® без встроенного существующего процессора ARM®, но которые все еще используют сгенерированный интерфейс AXI HDL Coder™, чтобы управлять DUT. А именно, этот пример будет использовать плату Xilinx Kintex-7 KC705, и мягкий процессор MicroBlaze™, запускающий LightWeightIP, (lwIP) базировался, сервер встроенного программного обеспечения TCP/IP в исходном проекте, чтобы получить доступ к HDL Coder™ сгенерировал регистры DUT отовсюду в связанной сети. Далее, этот пример также подсветит различие между доступом к данным из набора регистров, реализованных как несколько скалярных портов и набором регистров, реализованных как один векторный порт.

Открыть скрипт
Access DUT Registers on Xilinx Pure FPGA Board Using IP Core Generation Workflow

Доступ к регистрам DUT на Xilinx чистый Совет FPGA Используя рабочий процесс генерации ядра IP

Используйте рабочий процесс генерации ядра IP HDL Coder™, чтобы разработать исходный дизайн для частей Xilinx®, которые не используют встроенный существующий процессор ARM®, но которые все еще используют сгенерированный интерфейс AXI HDL Coder, чтобы управлять проектом под тестом (DUT). Этот пример использует HDL Verifier™ MATLAB®, когда Ведущий IP AXI, чтобы получить доступ к сгенерированным регистрам DUT HDL Coder путем включения опции параметра исходного проекта Вставляет MATLAB JTAG как Ведущее устройство AXI. Можно затем получить доступ к регистрам DUT из MATLAB непосредственно. В качестве альтернативы можно использовать Ведущее устройство JTAG AXI Xilinx, чтобы получить доступ к регистрам DUT с помощью консоли Vivado® Tcl путем записи команд Tcl. Для Ведущего устройства JTAG AXI Xilinx необходимо создать пользовательский исходный проект. Проект FPGA реализован на плате Xilinx Kintex®-7 KC705.

Открыть скрипт
Access DUT Registers on Intel Pure FPGA Board Using IP Core Generation Workflow

Доступ к регистрам DUT на Intel чистый Совет FPGA Используя рабочий процесс генерации ядра IP

Используйте рабочий процесс генерации ядра IP HDL Coder™, чтобы разработать исходный дизайн для частей Intel®, которые не используют встроенный существующий процессор ARM®, но которые все еще используют сгенерированный интерфейс AXI HDL Coder, чтобы управлять проектом под тестом (DUT). Этот пример использует HDL Verifier™ MATLAB®, когда Ведущий IP AXI, чтобы получить доступ к сгенерированным регистрам DUT HDL Coder путем включения опции параметра исходного проекта Вставляет MATLAB JTAG как Ведущее устройство AXI. Можно затем получить доступ к регистрам DUT из MATLAB непосредственно. В качестве альтернативы можно использовать JTAG Intel Qsys для Avalon® Master Bridge IP, чтобы получить доступ к использованию регистров FPGA команды Tcl в системной консоли Qsys. Для Ведущего устройства JTAG AXI Intel необходимо создать пользовательский исходный проект. Проект FPGA реализован на оценочном комплекте Arrow® DECA MAX®-10 FPGA.

Документация HDL Coder

Поддержка