Сгенерируйте блок FPGA RAM от интерполяционных таблиц

Чтобы сопоставить блоки интерполяционной таблицы с оперативной памятью (RAM), чтобы сохранить область на вашем целевом устройстве Программируемой пользователем вентильной матрицы (FPGA), следуйте этим инструкциям.

Каждая инструкция имеет уровень серьезности, который указывает на уровень требований податливости. Для получения дополнительной информации смотрите Уровни серьезности Руководств по моделированию HDL.

ID инструкции

2.3.1

Серьезность

Строго рекомендуемый

Описание

Чтобы сопоставить интерполяционные таблицы с блоком RAM, можно использовать интерполяционные таблицы Карты для параметра RAM, расположенного во вкладке HDL Code Generation> вкладка Optimization> Pipelining в диалоговом окне Model Configuration Parameters. Этот параметр является выбранным On по умолчанию. Оптимизация вставляет блок Delay, который имеет длину Задержки 1 и ResetType устанавливают на none сразу после блока Lookup Table. Этот шаблон моделирования эффективно сопоставляет ваш проект с Блоком RAM на FPGA. Чтобы использовать интерполяционные таблицы карты для опции RAM, вы должны:

  • Убедитесь, что интерполяционные таблицы Карты к опции RAM являются выбранным On для модели.

  • Задайте инструмент синтеза.

Смотрите интерполяционные таблицы Карты к RAM.

В качестве альтернативы можно выборочно включить эту оптимизацию для определенных подсистем в проекте при помощи MapToRAM Свойство Блока HDL и отключение интерполяционных таблиц Карты к опции RAM для модели или создают шаблон моделирования в вашем проекте, который совпадает с шаблоном, в противном случае сгенерированным оптимизацией.

Для примера откройте модель hdlcoder_LUT_BRAM_mapping.slx.

open_system('hdlcoder_LUT_BRAM_mapping')
set_param('hdlcoder_LUT_BRAM_mapping','SimulationCommand','Update')

Интерполяционные таблицы Карты к опции RAM включены на этой модели.

hdlget_param('hdlcoder_LUT_BRAM_mapping','LUTMapToRAM')
ans =

    'on'

LUT_BRAM Подсистема содержит 1D блок Lookup Table, сопровождаемый блоком Delay, который имеет длину Задержки 1 и ResetType устанавливают на none.

open_system('hdlcoder_LUT_BRAM_mapping/LUT_BRAM')

Когда вы генерируете HDL-код и синтезируете проект на FPGA, этот шаблон моделирования эффективно сопоставляет, чтобы Блокировать RAM. Этот рисунок отображает результаты синтеза для LUT_BRAM Подсистема.

LUT Подсистема в этой модели не использует этот шаблон моделирования.

open_system('hdlcoder_LUT_BRAM_mapping/LUT')

Поскольку интерполяционные таблицы Карты к опции RAM включены для этой модели, эта подсистема все еще сопоставляет логику, чтобы Блокировать RAM. Кликните по скрипту MATLAB, соединенному в окне команды MATLAB, чтобы подсветить интерполяционные таблицы, сопоставленные с RAM в вашей модели. Можно сгенерировать этот скрипт путем включения Диагностических интерполяционных таблиц Подсветки Параметра, сопоставленных с RAM, расположенным во вкладке HDL Code Generation> Глобальные Настройки> Вкладка "Дополнительно" в диалоговом окне Model Configuration Parameters.

Для того, чтобы сопоставить интерполяционную таблицу, чтобы Блокировать RAM, сгенерированную модель для LUT Подсистема вставляет блок Delay, который имеет длину Задержки 1 и ResetType устанавливают на none сразу после блока Lookup Table.

Смотрите также

Функции

Параметры конфигурации Simulink

Похожие темы

Для просмотра документации необходимо авторизоваться на сайте