Документация

Сгенерированный код использует любого rising_edge функционируйте или falling_edge функция.

Например, этот в соответствии с кодом, сгенерированным от блока Unit Delay, использует rising_edge функция, чтобы обнаружить положительные переходы часов:

Unit_Delay1_process : PROCESS (clk, reset)
  BEGIN
    IF reset = '1' THEN
      Unit_Delay1_out1 <= (OTHERS => '0');
    ELSIF rising_edge(clk) THEN
      IF clk_enable = '1' THEN
        Unit_Delay1_out1 <= signed(x_in);
      END IF;
    END IF; 
  END PROCESS Unit_Delay1_process;

Сгенерированный код использует 'event синтаксис.

Например, этот код, сгенерированный от блока Unit Delay, использует clk'event AND clk = '1' обнаружить положительные переходы часов:

Unit_Delay1_process : PROCESS (clk, reset)
  BEGIN
    IF reset = '1' THEN
      Unit_Delay1_out1 <= (OTHERS => '0');
    ELSIF clk'event AND clk = '1' THEN
      IF clk_enable = '1' THEN
        Unit_Delay1_out1 <= signed(x_in);
      END IF;
    END IF; 
  END PROCESS Unit_Delay1_process;

Оптимизируйте покрытие кода путем минимизации промежуточных сигналов. Например, с этой установкой как прочь, предположите, что сгенерированный код:

const3 <= to_signed(24, 7);
subtractor_sub_cast <= resize(const3, 8);
subtractor_sub_cast_1 <= resize(delayout, 8);
subtractor_sub_temp <= subtractor_sub_cast - subtractor_sub_cast_1;

С этой установкой как на HDL Coder™ оптимизирует выход к:

subtractor_sub_temp <= 24 - (resize(delayout, 8));

Генератор кода удаляет промежуточные сигналы const3, subtractor_sub_cast, и subtractor_sub_cast_1.

Оптимизируйте код для debuggability путем сохранения промежуточных сигналов.

Разверните и не используйте FOR и GENERATE циклы из сгенерированного кода VHDL. (В Verilog^® код, циклы всегда разворачиваются.)

Включайте FOR и GENERATE циклы в сгенерированном коде VHDL.

Сгенерируйте один допускающий повторное использование файл HDL для нескольких подсистем маскированных, которые имеют различные значения для параметров маски. HDL Coder поддерживает скаляр, вектор и матричные значения как параметры маски. HDL Coder обнаруживает подсистемы, которые имеют настраиваемые параметры маски, которые с обеспечением совместного доступа.

В подсистеме можно использовать параметр маски только в блоках и перечисленных в таблице параметрах.

Сгенерируйте отдельный файл HDL для каждой подсистемы маскированной.

Генератор кода использует десятичное кодирование в перечислимых типах Verilog и VHDL-native в VHDL. Этот пример показывает фрагмент кода Verilog этой схемы кодирования для Stateflow^® Chart, который имеет четыре состояния.

parameter 
is_Chart_IN_s_idle = 2'd0, 
is_Chart_IN_s_rx = 2'd1, 
is_Chart_IN_s_wait_0 = 2'd2, 
is_Chart_IN_s_wait_tb = 2'd3;

Генератор кода использует схему прямого кодирования, где одним битом является high представлять каждую перечислимую величину. Этот пример показывает фрагмент кода Verilog этой схемы кодирования для Chart Stateflow, который имеет четыре состояния.

parameter 
is_Chart_IN_s_idle = 4'b0001, 
is_Chart_IN_s_rx = 4'b0010, 
is_Chart_IN_s_wait_0 = 4'b0100, 
is_Chart_IN_s_wait_tb = 4'b1000;

Генератор кода использует 2D горячую схему кодирования, где двумя битами является high представлять каждую перечислимую величину. Этот пример показывает фрагмент кода Verilog этой схемы кодирования для Chart Stateflow, который имеет четыре состояния.

parameter 
is_Chart_IN_s_idle = 4'b0011, 
is_Chart_IN_s_rx = 4'b0101, 
is_Chart_IN_s_wait_0 = 4'b0110, 
is_Chart_IN_s_wait_tb = 4'b1001;

Генератор кода использует бинарную схему кодирования, чтобы представлять каждую перечислимую величину. Этот пример показывает фрагмент кода Verilog этой схемы кодирования для Chart Stateflow, который имеет четыре состояния.

parameter 
is_Chart_IN_s_idle = 2'b00, 
is_Chart_IN_s_rx = 2'b01, 
is_Chart_IN_s_wait_0 = 2'b10, 
is_Chart_IN_s_wait_tb = 2'b11;