Используйте ресурсы RAM в своем проекте FPGA с помощью HDL Coder™.

Используйте оптимизацию потоковой передачи уровня подсистемы в HDL Coder.

Используйте оптимизацию совместного использования уровня подсистемы в HDL Coder.

Как HDL Coder™ справляется с выполнением операций в контексте конвейеризации тактовой частоты. По умолчанию, если разделение ресурсов применяется в области проекта, действующего на уровне самой быстрой основной частоты дискретизации, то локальная многоскоростная архитектура синтезируется, как описано в Разделении ресурсов Для Оптимизации области. Если совместно используемые ресурсы действуют на уровне более медленной частоты дискретизации, и конвейеризация тактовой частоты включена, то генератор кода синтезирует односкоростную архитектуру, которая описана в этом примере.

Улучшите возможности для разделения ресурсов, чтобы оптимизировать ваш проект модели путем создания определенных модификаций к проекту. Разделение ресурсов является оптимизацией HDL Coder, которая улучшает использование области в проекте на целевом устройстве FPGA. Оптимизация идентифицирует несколько функционально эквивалентных ресурсов и заменяет их на один ресурс. Для получения дополнительной информации смотрите Разделение ресурсов.

Автоматически идентифицируйте и замените повторяющиеся шаблоны при помощи Приложения Clone Detector. Следовательно, это также улучшает возможности для оптимизации модели при помощи разделения ресурсов. Приложение Clone Detector осуществляет рефакторинг модели путем идентификации клонов в проекте и заменяющий клоны на ссылки на блоки подсистемы в библиотеке. Этот пример использует модель, которая была уже изменена для оптимального разделения ресурсов при помощи Приложения Clone Detector. Чтобы узнать больше об этих модификациях, см., "Улучшают Разделение ресурсов с Модификациями Проекта".